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这个问题，小弟整过，说说自己的看法。
+ u' \2 x9 H: Y% _首先，等长不是一个绝对的概念，一般都是把要求等长的线作为一组，组内各条线的长度差控制在一定范围内，对于DDRII的总线，我们一般要求100mil，当然能做到50mil最好。
3 v" e8 O8 o$ g4 p! t/ w8 \) ?DDRII的总线:一般主要关注地址线，数据线，时钟线三组的等长
6 x4 H( ]# i* j; C1，地址中，要包含bank选则的两到三根线，还有行地址和列地址的两根线；
2 ^/ w+ d2 ?: ~9 O3 w& q2，数据线，情况有点复杂，一般都是分成几组，和CPU数据宽度以及ram（x8，X16）有关，相应的DQS信号要和data线做等长；0 O$ a1 M) `, u& J+ w: D B, n
3，时钟是差分线，这两根等长没有问题；至于时钟与地址组，数据组等长的问题，个人觉得不是很严格，一般也差不到哪儿去，等控制最好；
( @' j4 S8 E& {) I9 n! T4，如果使用多片ram，要特别注意从cpu到ram的1对多走线方式，尤其是时钟，容易产生反射，推荐走Y型链接，CPU---过孔---各个RAM；
7 y" O2 x- f V. I& A- J3 L% y* g, j都是个人经验，做过一些，没有问题。5 s2 q y" Q* f6 }, }
还有不明白的，自己多看看ram的芯片资料，也会有介绍。* A1 v6 g. m$ S' \$ _
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发表于 2011-8-24 15:05
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发表于 2011-8-28 21:11
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