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大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：7 f+ c3 U$ X+ a( i
. ^0 w5 {, j6 p, K& ]+ c# Loading work.PLL_test
G4 K0 ]' x# q$ m( K, \( _* @ l# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
$ T4 x1 y) j+ ~* M( d# Region: /PLL_test
8 Q9 v3 z, A w( D' r$ z& T# Searched libraries:: D" x* x7 h& H5 Z
# d:\altera\11.1\modelsim_ae\altera\verilog\altera0 Y0 E' c1 Y) @3 A. J1 I2 T
# d:\altera\11.1\modelsim_ae\altera\verilog\220model. c( C4 ?' p- M
# d:\altera\11.1\modelsim_ae\altera\verilog\sgate
( b L0 H# q: \1 ]# d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
. i/ m* ?) c/ ]& N5 Y t! s# d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
& f3 s- @$ R/ _# d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii$ I" j) c; g) G
# E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work+ Q9 A- P4 Q( q- T
# E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work; _; |* Z! L8 y f2 B2 ], m
# E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work2 ~3 U7 T: [; M8 l1 ?
# Error loading design
% ]0 V9 |: h9 A' M+ F9 d# x5 T N2 F# Error: Error loading design 2 h5 S+ r e" m. w8 v) z
# Pausing macro execution 7 t2 x5 ?! S( L- V; D
# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12 |
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发表于 2012-7-28 08:58
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