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在saber里面如何将verilog格式的逻辑创建成可调用的模块？

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mengzhuhao

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发表于 2010-9-29 20:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在saber里面如何将verilog格式的逻辑创建成可调用的模块？
# G! H/ l( A6 ]3 s$ ?0 O) x/ H2 s7 s. I, N

7 ?6 X7 p" W6 p5 O
# o8 r3 {. u; A) L) Isaber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？
# M1 M% L4 A4 y+ c6 ?/ c: A
4 c5 b6 r  h+ N
& o( u5 b4 ?  M4 W; P. c9 `' L: k' q) h, \2 G- q+ g% t
如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？) p$ a) y6 L9 G2 e! E( L6 u0 g
( V0 n3 {) F/ H- \3 W8 k0 {

+ t4 d' H; N8 z: A, E; @1 b2 C
见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块
$ ~" B8 ?: J; U! g( i
: V% y& K. w1 U: d) z0 j
  h0 X: \3 l# x
7 W! ^: t# E& i% p: G$ Z/ g' s不知哪位达人可以详细讲解下设计流程
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