Xilinx V5系列FPGA，误将差分时钟信号接到普通I/O口上了

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发表于 2016-3-28 11:10 | 只看该作者回帖奖励

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Xilinx V5系列FPGA，误将差分时钟信号接到普通I/O口上了，这差分时钟信号是AD芯片输出的信号，不是全局时钟信号，请教大家帮忙解决，参与者本人可送小礼品以表感谢。

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