电巢直播8月计划

EDA365电子工程师网»技术社区 › 电子技术社区 › FPGA/ASIC/CPLD论坛 › verilog 中文件包含处理怎么用

发新帖

查看: 1676|回复: 1

上一主题

下一主题

verilog 中文件包含处理怎么用

2 主题	3 帖子	-8975 积分

未知游客(0)

积分: -8975

发消息

电梯直达

跳转到指定楼层

1^#

发表于 2010-1-31 21:28 | 只看该作者回帖奖励

回帖奖励

|倒序浏览 |阅读模式

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

verilog 中文件包含处理怎么用verilog 中文件包含处理怎么用

分享到: QQ好友和群 QQ空间 腾讯微博 腾讯朋友 微信

收藏0 支持！0 反对！0

下载资料威望不够？点击查看获取威望的N种方法>>

回复

EDA365微信号及QQ群号！

2 主题	24 帖子	-8961 积分

未知游客(0)

积分: -8961

发消息

2^#

发表于 2010-3-8 15:33 | 只看该作者

用`include "file name"就可以了吧

下载资料威望不够？点击查看获取威望的N种方法>>

回复支持反对

发新帖

推荐内容 /1

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2024-11-27 15:17 , Processed in 0.080866 second(s), 33 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表