allegro的布线等长设定

armtt6 · 发表于 2008-7-4 11:28

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刚刚在看资料，关于布线等长设定的文章，发现在constraints中的electrical中可以设定net的min/max proagation delays的prop delay的min 和max处设定，填上min的值和max的值就可以闲置线在这个范围内走了。不过这个差值要怎么确定呢？根据具体的IC嘛？我从哪里可以得到这些信息，datasheet中有嘛？
还有其他的方法可以设定等长走线嘛？如果有的话，大家讨论讨论吧。

期待大家的回答。

deargds · 发表于 2008-7-4 12:11

要根据datasheet或仿真设计的要求来定。

armtt6 · 发表于 2008-7-4 14:40

楼上的朋友，那个具体要怎么才能确定呢？帮个忙，给个思路吧。

还有，我有两块SDRAM，分别和CPU的地址线和数据线相连，地址线和数据线不是有等长原则么。那对于我的情况，是两片SDRAM的地址线都CPU距离等长，还是每片DRAM的地址线到CPU的距离等长阿？在线等待。

gongyi222 · 发表于 2008-7-5 10:49

两片都等长

gongyi222 · 发表于 2008-7-5 10:50

时钟、读写、片选等都要注意，主要是要满足时序要求。

armtt6 · 发表于 2008-7-5 11:00

谢谢楼上的朋友们。

andy-wolf · 发表于 2010-2-25 14:30

我在用15.7版本的Allegro中设置好了模型，并能在SigXpolorer中出现CPU(U1),SDRAM(U2),FLASH(U4),板子的接插件(J1)。因为这块板子上有2块SDRAM：U2接有DATA0~DATA15,U3接有DATA16~DATA31.但是在SigXpolorer中只会显示U2模型，不会显示U3的模型，这样就不能设置地址总线DATA0~DATA31等长了。不知道怎么回事，请教大家！谢谢！

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