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EDA365电子工程师网»技术社区 › 电子技术社区 › FPGA/ASIC/CPLD论坛 › 求数字锁相环原理
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求数字锁相环原理

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幻色精灵

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发表于 2009-11-30 21:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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刚在论坛下了一个数字锁相环的Verilog的代码，可是对数字锁相环实现原理不是很了解，哪位大哥有相关资料的话，麻烦发给我一份吧。谢谢了4 t+ _2 L1 s& z  k
duwenlong0227@126.com$ ~5 |5 |/ R/ ^/ U( ?  L
感激不尽
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发表于 2009-11-30 22:43 | 只看该作者

支持一下哈.

有时间也到我新开的手机主题网站逛逛把，里面有好看的手机主题图片。

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lihongfei_sky

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3#
发表于 2009-12-1 15:58 | 只看该作者
原理大概就是，鉴相器，比较器，放大器，再利用数值锁住，大概就是这套，有点忘记了，
E文，太他妈的难看

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