DDR2與DDR3 的DQS與CLK 問題

Tank2013 · 发表于 2013-7-4 17:19

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

想請問各位前賢，以下幾個問題
1.DDR2與DDR3的DQS與CLK在layout上他的布線限制是否一樣呢?
2.DQS與CLK 走線是否需要等長?

pcbdesigner · 发表于 2013-7-23 17:28

DDR3: dqs与clk不需要等长
DDR2: dqs与clk要做等长

hagelee · 发表于 2013-7-31 16:24

个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求，CLK读写命令出发到DQS前导脉冲有个时间间隔，并需要满足0.75～1.25个时钟的间隔，否则容易出现DDR兼容性的问题。2，DDR2跟DDR3在时序上没有本质的区别，只要保证timing的余量即可。

kuochiang · 发表于 2013-8-8 08:00

學到了~感謝~

emanule · 发表于 2013-8-8 12:04

hagelee 发表于 2013-7-31 16:24
: N6 j" r! F8 e7 O5 J$ Q. Z个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求， ...

您好
请问我经常看到DDR3的数据线，彼此并未遵守3w的间距，比如说4mil的线宽，就4mil的线间距这样的设计能跑的起来么速度达不到max吧

hagelee · 发表于 2013-8-12 11:59

emanule 发表于 2013-8-8 12:04
. K) I! f1 f+ j4 N您好1 M+ [4 ]1 R: ~& Q" l0 j
请问我经常看到DDR3的数据线，彼此并未遵守3w的间距，比如说4mil的线宽，就4mil的线间距这样的设计 ...

DDR走线的线宽和线间距是按照特性阻抗计算出来的，对于不同的板层厚度算出来的值会有不同。如果4+4的阻抗是匹配的，信号没有反射，系统稳定性应该是没有问题的。其实DDR跑稳定的影响因素很多，信号质量，时序关系是相对重要的两点。
等长用来保证各路数据能够正确的采样，属于时序；线宽和线间距是为了阻抗匹配保证信号质量。

lcgjiangda · 发表于 2013-11-2 11:27

hagelee 发表于 2013-7-31 16:24
; E) P& @5 D, t q2 W5 V个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求 ...

你好，请教你个问题。关于DDR3的拓扑结构的问题。目前有个项目需要用到2片DDR3，使用菊花链的结构。处理器是飞思卡尔的P1020。我的想法是时钟、地址、控制线设计为一组，等长设计，分别送到2片颗粒中，由于走线长度有差别，CPU到DDR_1的距离和DDR_1到DDR_2的距离相差不是很大。DQ、DQS、DM有2组，分别连到2片颗粒上去。我的疑问就是：CPU同时对2片颗粒发送指令，指令到达的时间是不一样的，但是数据到达的时间还是差不多的，这样能行吗？同样的问题也存在读的过程中，读取的时候分别收到指令，数据也是先后的送到CPU，这个时间差能允许吗？我对这个问题很迷惑，可能是我对DDR3本身不了解吧。如果是一片两片还好，如果有4片DDR3，这样他们之间的时间差更大了，问题更明显。请给指点，非常感谢。