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EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 如何在设计中使用两种约束规则？
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如何在设计中使用两种约束规则？

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dixie9568

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发表于 2009-6-2 14:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
在allegro中：Setup-->Constrains的Spacing rule set里除了DEFAULT以外还可以设置自己的约束规则（比如在Spacing Rule Set中新添加一个MYRULES的规则名，然后把Shape To Via设为15 MIL），可是如何才能在具体布线的时候用到这个规则呢？？$ |# x  Z/ y+ _  ^2 O* K6 Z. r

( w( F- T4 o  ?下图中的两片铺铜，蓝色高亮的是3.3V，黄色高亮的是1.2V，我想让3.3V的铺铜与via过孔的air gap大一点（用MYRULES约束规则）为15mils；而1.2V的铺铜与via过孔的air gap保持6mils不变（用DEFAULT约束规则）；
% A1 }* r* l8 n/ a% h2 K4 i1 K9 [4 \: u4 H7 |7 S7 ~
图是我随手画的，只为表明我的问题，我其实就是想在布线的时候 对不同的区域用不同的约束规则布线，有没有高人知道该如何实现？？小弟先感谢了！！

cadence.JPG (84.28 KB, 下载次数: 1)

cadence.JPG
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dixie9568

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 楼主| 发表于 2009-6-2 21:04 | 只看该作者
高手帮忙啊，这个问题还蛮棘手的哦

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vincent_xiao

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发表于 2009-6-2 23:00 | 只看该作者
在设置中不同的区域用不同的规则就行了。

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vincent_xiao

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发表于 2009-6-3 07:33 | 只看该作者
画个area区域就好了

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jack185185

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发表于 2009-6-3 11:56 | 只看该作者
首先设置spcacing rule set/Attach property,net你要隔离15mil的VIA,. H" d0 G. I. |( q
然后选择set value添加一个myrules,设置下列参数。
3 W& o" w6 W! B3 D' K4 m再选择Assignment table 指定你添加的参数 就OK了！
任何伪装也无法遮挡自身的不足;
单纯的模仿会失去自己本身的技能;
一切脱离实际的想法都是馊主意!

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dixie9568

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 楼主| 发表于 2009-6-3 14:44 | 只看该作者
本帖最后由 dixie9568 于 2009-6-3 14:49 编辑 ' }6 f! a( P$ t, v

* m0 Y0 U2 V9 b3 x感谢vencent_xiao和jack185185的解答，可是我试了一下，还是没弄好啊……2 \7 u, J! o4 D" D# ]# ?
2 `$ Y5 ], {- H2 l% j
能不能麻烦说得再详细点？6 S8 ~; K* D. g! p3 z

, u/ F( j0 ?$ s$ q6 @vencent_xiao：你说的area是指的constrain area么？？我想知道具体怎么样在不同的area使用不同的约束条件……' b  o, x. a, k$ u

' y: y5 L, C; y+ _4 z/ Gjack185185：你说的“首先设置spcacing rule set/Attach property,net你要隔离15mil的VIA,EDA365”怎么弄啊？我点击了Attach property,net后还要怎么操作？？“你要隔离15mil的VIA”是什么意思？怎样做？？2 N$ }4 V6 Z) i9 W: h; p; }' W

* P2 E! l% [/ ]5 ]再次有劳各位了Orz！！

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ymf2529

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发表于 2009-6-3 18:00 | 只看该作者
本帖最后由 ymf2529 于 2009-6-4 09:01 编辑
- \$ X4 v/ B- {. K) f" |" [+ m/ v: n: p2 I; t0 J$ T
1.         spcacing rule set>Attach property
8 K% ~, }) \- O5 Mnet指定3.3V, 如图的VDDàSP-3V
5 @7 r0 J5 d2 y& `6 `4 w 7 y- \* F( |: c/ E( c9 ]- R

, H2 ^2 ?4 [. L1 S* H: T. W4 ~; {2.         Assignment table0 m- y; W  C" ~
4 l3 S6 {( W. e' n
指定SP-3V的参数为MYRULES

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zhangaihua

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发表于 2009-6-3 19:25 | 只看该作者
学习了！谢谢

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dixie9568

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 楼主| 发表于 2009-6-3 19:33 | 只看该作者
再次感谢大家，你们的回答使我能够继续钻研allegro！！
1 f$ Y1 r6 L. D: y# A谢谢楼上的ymf2529，按照你的方法试了下，解决我图中Shape To Via的air gap问题是可行的
) i% \* {# H9 g. X  }% b0 c) Z% |  p' k4 h) a/ G# R+ D4 C: Q
你的解决办法用Attach property,net-->VDD是根据net标号区分的，就是不同的网络用不同的约束条件；6 n& k( B5 ?1 O8 E# l

0 ^' {1 Y) s; ^- m) Y2 K- L  R但是，我想要在不同的区域中用到不同的约束条件，即一个网络标号的信号线（如net为CLK的），分别在不同的区域（如在3.3V铺铜区和1.2V铺铜区）用不同的约束条件？？
" m1 K$ K& Q" R' {* E/ o; D( A+ V# h% p2 x7 N" i; i
对于我在一楼所贴的图具体来说：
+ J9 N# T$ g6 _7 U+ U1 \( C4 F假如那段水红色和蓝色的走线是net标号为CLK的走线，蓝色高亮的是3.3V铺铜，黄色高亮的是1.2V铺铜，我想让3.3V的铺铜与via过孔的air gap大一点（用MYRULES约束规则）为15mils；而1.2V的铺铜与via过孔的air gap保持6mils不变（用DEFAULT约束规则）；
) S- j# N0 u' |0 W( r3 X( E我想控制CLK在两个不同区域里走线时的约束条件如何控制？？是不是要设约束区域？？不同的约束区域（area）怎么设置不同约束条件（DEFAULT和MYSULES）？？还是希望有高人能说一下

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dixie9568

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 楼主| 发表于 2009-6-3 23:49 | 只看该作者
再次拜托大家，给解答一下啊

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dabao

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发表于 2009-6-4 00:10 | 只看该作者
直接设置铜皮属性。

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ymf2529

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发表于 2009-6-4 09:21 | 只看该作者
分别将CLK、3.3V、1.2V各设定不同名称，如：SP-CLK、SP-3.3V、SP-1.2V
# H; ]5 P1 v' G再将不同属性名称于Assignment table，分别指定参数
2 O- W4 e- a1 U& w. W7 R( Z5 Y) ^6 y2 c. i/ ]! I9 [* V8 f
 , E) J  e4 e1 a/ `+ b- I- A+ k

7 \4 o4 d' l& n' E" |% }  {7 @# X# Y1 \, r/ s9 b* W
 # C8 w5 N" R# b8 B
此是指针对各net群组间的space

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ymf2529

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发表于 2009-6-4 09:42 | 只看该作者
1. Constraint areas>Add> 画一范围
6 H- V$ t( g3 {+ R: J2. Attach property, shapes…> 指到刚画好的shape* u' x" X3 u  L$ J5 K8 X
    Value: 输入一名称, 如: 3.3V) R# u" J" ~. e% N

& j' y" `" u1 F
; |5 t- E: ^; H1 {  u3. 再针对此area，指定参数
% A1 A0 n+ @% m, v4 {

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dixie9568

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 楼主| 发表于 2009-6-4 22:08 | 只看该作者
哈哈，明白了！！
- H- V, `. k3 Y6 j; F+ y感谢ymf2529哦你还编辑了图片，解释的很清楚，谢谢！！

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shirdon

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发表于 2009-6-7 23:56 | 只看该作者
没有那么麻烦, _/ p+ a; }; _- T' D
选中你要设置的shape
3 F) N& C4 A8 I2 ~选择parameters在里面有clearance属性，修改其值就可以了

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