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Cadence16.X中Verilog file如何支持Pspice仿真

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发表于 2018-6-3 10:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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目的：设计了一个驱动控制电路（包含了触发逻辑功能，较复杂），打算用Cadence-Pspice仿真；' f. o& H1 o5 I2 }3 R7 v
方法：驱动和实现通过分立器件（电阻、电容、电感、MOS管、隔离驱动IC等搭建），逻辑触发功能打算通过编写的Verilog代码去实现（如果用数字电路的话，太复杂了）；1 ~& @, S6 {% c" ?7 `' K- o) C5 U
+ H/ e2 F& k- F1 J5 o# ?
0 A4 X$ a: q) z4 {/ |7 W* n) {
目前问题：不知道如何通过Cadence新建的Verilog file，实现生成.lib库文件（.olb符号库文件已经会生成了）；
* Y' _+ E, j; ~" F( |, e
4 c8 h3 L$ w8 i# C2 M6 A$ N+ \
& K/ V7 T: t/ b6 \其他问题：基于Cadence这类硬件仿真的电路，有其他较为简单的方法去实现Verilog（或VHDL、或C/C++等）与硬件电路的联合仿真吗？! x+ L) q$ W  w* J7 @) _

/ V5 _6 n. p3 |1 t( d4 I+ H3 @3 H1 f+ G% Z
当然也有比较强力的办法：自己已经知道触发逻辑的功能，按照IBIS、Pspice的规范，自己编写相关的模型，这个办法肯定是可以的，不过难度挺高。0 @& K* w% k( w; a6 }
5 y4 ~; o) v1 b7 \& _$ E1 u! \

" H$ [2 @/ |" G; y求大神指导指导，谢谢。
. e5 ]  u+ F" z9 D+ M1 \4 ?3 k7 R
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