利用vhdl实现分频

chenqinte · 发表于 2009-5-5 09:13

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我想用vhdl实现时钟的分频,但我只会50%占空比的偶数分频,因为还是菜鸟,不太了解怎么进行奇数和小数分频,请大虾指教.最好有程序例子进行说明,谢谢

chenqinte · 发表于 2009-5-5 10:44

本帖最后由 chenqinte 于 2009-5-5 14:34 编辑

没人顶哦,这是我写的一个小程序不过仿真的结果可以实现3分频,但在板子上跑时,分频乱七八糟的,不知道为什么
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity febpin is
port(
  clk:in std_logic;
  div3:inout std_logic
  );
end;
architecture behavioral of febpin is
signal cnt:integer range 0 to 2;
signal q:std_logic:='0';
begin
process(clk)
begin
if (clk'event) then
  if cnt=2 then
  q<=not q;
  cnt<=0;
  else
  cnt<=cnt+1;
  end if;
end if;
end process;
div3<=q;
end behavioral;

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