VHDL和verilog-HDL

lihongfei_sky · 发表于 2008-11-3 11:51

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大学的时候搞过VHDL，但是进了公司，老板说VHDL字节太多，浪费储存空间，我们公司都是用verilog，在写，其实说到底我是一个PCB layout，呵呵，不过在对于VHDL的时候，感觉元件例化那一块，确实还是比较麻烦的，所以为了能够系统的跟老板们好好学学FPGA这块，还是要重新学习verilog，对于看了几天的书，给我的感觉，他们两个其实差的不太多，如果说道那里不一样，目前给我比较深的印象是verilog，更加贴近与C语言，而且在基本数字门电路上面，的符号很怪，以前的元都是+，*来代表与，和或，可是他那个万一是在是不好记录，还有一点可能说起来简单，但是不好体会的就是verilog语言的行为描述，没有VHDL强，好比在定义一个数据的时候，VHDL上面字节是数据类型，数据位数，以及数据的方向，可是verilog，只是定义个数据方向，诚然，VHDL麻烦一点，但是，还是这样毕竟更加严谨一点。以上是我短期学习的个人看法，希望高手们帮忙，拍砖，
还有就是准备在年前起码做到自己编写简单程序仿真，希望论坛里面同行多多帮助。
或者和我一起学习verilog的朋友，加我53730436，共同讨论，一起进步