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问:存储类芯片时序逻辑的一些问题?

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发表于 2018-5-4 10:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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关于存储类芯片时序的问题我有一些疑问?* o! ~! n$ h1 I
下面我主要以DDR为主提问
( D' D2 T8 T  l6 k4 y( oCLK差分作为控制线和地址线的基准。也是数据线DQS的基准。也就是提供整个DDR系统跳动的脉搏对吧?$ y) J9 A$ O8 o8 _
既然DDR等长最佳的方案是所有线都一样CLK=ADDR/CON=DATA!因为书序没有误差就到了寄存器内。" X( p, O+ y9 R) [+ ~' _) m
那么我的理解就是下图所示:8 D) y; r- ?7 \1 s& Z/ B5 Y+ ^
- `5 I* R+ I% B) Z" _
问题1:时钟这个基准比所有的线在芯片端输出时都要早半个周期?是否是这样?& p. [& p, F4 O7 ^6 s, z
问题2:DDR等长时控制/地址/DQS的偏移是不是只有1/4CLK周期的时间?不然数据机会失效!% N% r) A" U" ~  N1 i
问题3:当DDR等长后。控制线长于CLK。产生了延时!而CLK由于是基准时钟不会等待其他线!可能几个时钟周期后就会出现一次控制数据失效?+ f& W1 l) D. J) C; J
所以比较好的方案是不是应该CLK最长!控制线/地址线/DQS误差范围不要超过CLK。且传输延时少于1/4个时钟脉冲。如下图所示2 n" J, m+ c/ }6 N, x' g  _
# S/ K2 W: v' @5 G( @# q. z" }
7 W* q9 H+ @& ^2 m5 I

& l, p! C2 x) L, [# I以上都是个人理解!不知道对错   # B* \, _9 w  M- Y- Q6 t) N* N
是这样设计DDR才不会出现工作不良的问题吗?
. U" X5 F  h4 g9 ?# F只要CLK最长!控制线/地址线/DQS不应超过1/4个CLK的周期时间这样每次数据都不会丢失了~& Q% l& {0 `- H8 \  d
谢谢!
* }! X3 C- a# M* V4 i. m
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发表于 2018-5-4 11:41 | 只看该作者
坐等高人回答。

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沉了!  详情 回复 发表于 2018-5-17 10:22

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 楼主| 发表于 2018-5-17 10:22 | 只看该作者
clp783 发表于 2018-5-4 11:41! H$ `$ |( X, m- q! T7 _
坐等高人回答。
4 u* C, |7 ^& D6 K% U8 U- V% J
沉了!
5 a, D# d8 G6 D, \; e& A0 `
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发表于 2018-5-17 11:04 | 只看该作者
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发表于 2018-5-22 12:07 | 只看该作者
1、CLK是会与ADDR/CMD有相位差,DDR都是通过一个寄存器可以调整两者之间相差;- g; o, y0 V5 q
2、严格来说是的,因为DQS是双沿采样,不能超过1/4,单通常布线都是按照严格等长控制,误差研究100mil,相差20ps左右;
  @. q9 q/ t5 m1 y; j3、因为控制器有寄存器可以调整相差,所以DDR最佳布线规则是地址、控制、数据都等长,便于布线操作;对于DDR3,有write-leveling功能,只需要CLK/ADDR/CMD等长,DQS分组等长即可;

点评

谢谢大神! 我需要慢慢消化你所说的! 如果是DDR2或者一下的存储类IC。那CLK做到最长还是有必要的吧? 比控制线/地址线短保险吧? 还有没有一种情况。在走线相对长,且速度很快。CLK较短。产生了累计时间误差。  详情 回复 发表于 2018-5-22 23:08

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 楼主| 发表于 2018-5-22 23:08 | 只看该作者
ABCDJ 发表于 2018-5-22 12:07
  t/ @6 @$ `' v$ q1、CLK是会与ADDR/CMD有相位差,DDR都是通过一个寄存器可以调整两者之间相差;; W5 \8 x+ V) u+ }9 W
2、严格来说是的,因为DQS ...

* s( @( q# I- g& j6 {谢谢大神!
+ e& s$ @: o0 z5 A1 P我需要慢慢消化你所说的!+ C1 A8 P/ D$ m$ @5 _
如果是DDR2或者一下的存储类IC。那CLK做到最长还是有必要的吧?" T1 J4 \$ u- H2 X: K
比控制线/地址线短保险吧?. j! D9 j: ~. i1 |- ^7 C: G
还有没有一种情况。在走线相对长,且速度很快。CLK较短。产生了累计时间误差。过了几个周期后丢了一个信号?
, ]) b7 ^! {, l- ?+ B4 |$ ]& y) P8 ~0 S" L" L) s% ?. p2 C1 D, U

点评

DDR类似芯片,一般可以调整clk与其他信号之间的时序关系,所以一般只要做等长就行了;但是也有芯片不支持等长控制的情况,这时需要CLK比其他信号长,保证能满足芯片的建立保持时间即可。例如网口PHY芯片88E1111的RGM  详情 回复 发表于 2018-5-25 19:39
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发表于 2018-5-25 19:39 | 只看该作者
we167527 发表于 2018-5-22 23:08
5 j5 ]0 `! b$ A% S! e9 Q% b, V谢谢大神!
) ~+ L9 D7 j( C1 D, k- m  c) U我需要慢慢消化你所说的!5 `/ J6 o' l& f9 U4 B0 \: d: @
如果是DDR2或者一下的存储类IC。那CLK做到最长还是有必要的吧?
+ U* v/ c  ^& J' o3 X" u ...
; D. @+ Y* u' m0 ?* r5 G
DDR类似芯片,一般可以调整clk与其他信号之间的时序关系,所以一般只要做等长就行了;但是也有芯片不支持等长控制的情况,这时需要CLK比其他信号长,保证能满足芯片的建立保持时间即可。例如网口PHY芯片88E1111的RGMII接口就支持CLK片内补偿,外部就不需要补偿,软件设置一下寄存器就行。 % l  v3 {& R7 k" ?& \
第二个问题,CLK和其他信号都是等间隔产生的,信号传输的速度是相同的,走线长度已经确定传输延时也就确定了,走线长度不一样只会导致CLK与其他信号间有一个相位差,并不会有累计误差。
& T4 s% A" t& @# M: J2 V) G

点评

对DDR来说相位差也就有可能出现丢帧的情况吧! 比如命令线的控制到了。地址线上的信号还没到。就造成了错误~ 所以还是CLK最长最保险咯~  详情 回复 发表于 2018-5-28 10:42
另外,是要保证时钟比地址/控制线后到,保证CLK时钟沿到来时,地址/控制线要保持稳定。  详情 回复 发表于 2018-5-25 19:41

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发表于 2018-5-25 19:41 | 只看该作者
ABCDJ 发表于 2018-5-25 19:39  j! A. E# u. B( C  s# N6 z
DDR类似芯片,一般可以调整clk与其他信号之间的时序关系,所以一般只要做等长就行了;但是也有芯片不支持 ...
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另外,是要保证时钟比地址/控制线后到,保证CLK时钟沿到来时,地址/控制线要保持稳定。/ Q8 {% Q+ J$ ?( T  d6 j4 @

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 楼主| 发表于 2018-5-28 10:42 | 只看该作者
ABCDJ 发表于 2018-5-25 19:395 O+ e/ V* s0 J$ V% I' r$ u
DDR类似芯片,一般可以调整clk与其他信号之间的时序关系,所以一般只要做等长就行了;但是也有芯片不支持 ...

2 t! X6 F# F4 U1 w( ]! o. ], ?对DDR来说相位差也就有可能出现丢帧的情况吧!
; n* w* x/ v. P3 L& R) B) w比如命令线的控制到了。地址线上的信号还没到。就造成了错误~
2 D$ ]6 T1 G: ^8 D所以还是CLK最长最保险咯~' z  C+ A7 J6 X; ?: u) N5 j
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发表于 2018-6-27 14:31 | 只看该作者
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