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本帖最后由 Cadence_CPG_Mkt 于 2018-3-29 13:32 编辑 / ]- b' `2 \ @5 T6 @0 @/ _
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9 O3 q. P1 r4 y9 i( T' K- ~7 Q现在，您不仅可以自由选择die和wire的配置，更可以自由设计衬底的形状。 , E: n3 |8 J2 R' P) H5 y( d
我们已经更新了Cadence® SiP Layout 17.2产品中的Design Variant功能来帮助您实现这一点——用同一种设计生成不同封装制造工艺的子设计。该功能将允许您指定pad、cline和shape的范围： ' x$ C/ P' X9 L6 ` T/ a" g* n, l
$ z/ S% u2 f3 T) i0 C
（注：该功能可以在SIP Layout XL的Manufacturing --> Design Variants目录下找到。）
" S1 J% N% i6 K/ w. m. B8 G工艺变化会对DRC和信号完整性产生重大影响。尽管针对数据库生成的图形进行偏置并不罕见，但是我们的功能将允许您以自己指定的最小、标准和最大尺寸生成新的数据库版本。同一约束条件、 DRC和信号完整性工具可以像在初始设计中一样在新生成的数据库中运行——例如，如果设计一个5um宽的cline，在工艺中会产生5um +/- 5％的误差，那么这种变化将如何影响DRC和特性阻抗？从产量或信号完整性的角度来看，设计的哪些领域又对工艺变化最为敏感？这些问题您都可以在我们的产品中得到解答。更多关于Cadence® SiP Layout 17.2产品的功能介绍， 请您查看如下链接：升级到Allegro 17.2-2016的10大理由9 I. v* |6 K! Y/ t; r1 z
$ D# \8 P4 U1 s* k( w/ j% f! L
如果您对Cadence® SiP Layout 17.2产品的功能特性有任何疑问，欢迎您在公众号后台留言， 我们会在今后的文章中为您答疑解惑；如果您在使用该版本的过程中发现任何问题或有任何改进意见，我们将十分期待您的反馈和建议。
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欢迎您的评论！ . L" g7 |; [+ M( x# p
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。 # ~% P" @% c9 A& K
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发表于 2018-3-29 13:23
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