[Allegro封装设计] Cadence支持全新TSMC WoW高阶封装技术并扩展对TSMC InFO和CoWoS封装解决方案的支持

• 完整的Cadence数字，签核及定制/模拟 IC 设计工具，以及面向TSMC WoW技术优化的高级IC封装设计和分析工具
• Cadence为InFO和CoWoS技术提供增强支持，帮助面向不同设计和尺寸需求的客户快速交付产品
  
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• Innovus™设计实现系统：支持单数据库的顶层晶片，包括支持前/后侧布线及后侧矽穿孔技术（BTSV），实现多晶片互联。
• Quantus™提取解决方案：支持后侧布线层，BTSV子电路替换，以及基于晶片收缩系数的晶片到晶片互联耦合电容的提取，助力实现晶片间的电器分析。
• Voltus™ IC 电源完整性解决方案：提供晶片级的电源图生成，助力实现多晶片并行电源分析。
• Tempus™ 时序签核解决方案：提供多晶片静态时序分析（STA）支持，助力实现多晶片间的时序路径检查。
• 物理验证系统（PVS）：提供面向 BTSV晶片的设计规则检查（DRC）及版图对原理图（LVS）检查，互联差异比对以及连接性检查，确保两晶片间的正确互联。
• Virtuoso® 平台：特性包括通过Virtuoso增量式技术数据库在现有PDK基础上在顶层进行凸点的布局和对齐，以构建多晶片互连。
• OrbitIO™ 互联设计器：提供基板内互联检查，设备校平，自动端口互联和管理顶层互联的可设置模块定义，助力实现统一的晶片互联与比对。
• Sigrity™ PowerSI® 3D-EM 提取选项：提供晶片组合，插入器和封装的电模型，验证电源和表面分布可以满足多晶片及封装的需求。
• Sigrity PowerDC™ 技术：支持插入器并具备晶片分析功能的热分析解决方案，允许与 Voltus IC 电源完整性解决方案进行同步仿真，在多晶片电源分析的同时实现温度分析。
• Sigrity XcitePI™ 提取：提供精准的芯片层和插入器层互联模型提取，在时域和频域实现高速信号传播验证。
• Sigrity SystemSI™ 技术：基于模型的互联拓扑自动构建，驱动同步开关噪声（SSN/SSO）分析，实现简明的眼图验证
  
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“Cadence对TSMC解决方案的支持已有很长时间的历史，我们为TSMC WoW 技术提供的最新支持可以帮助设计工程师在更大、更复杂的设计平台部署 3D 技术，并进一步缩短上市时间，”Cadence公司高级副总裁兼定制IC/PCB事业部总经理Tom Beckley表示。“我们对InFO和CoWoS技术的持续支持进一步展示了我们与TSMC的紧密合作，我们将一如既往的确保客户获取所有最新技术，实现设计目标。”

“全新WoW参考工作流程是我们现有InFO和CoWoS芯片集成解决方案的必要补充，为客户采用2.5D和3D技术将大尺寸晶片与更密集的I/O接脚集成提供更高的灵活度，”TSMC设计基础设施市场部高级主管Suk Lee表示。“Cadence对我们封装技术的有力支持至关重要，帮助我们的共同客户将解决方案的优势发挥到极致。”