IC Package Design and Analysis 产品概述

Cadence_CPG_Mkt · 发表于 2017-12-7 14:49

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本帖最后由 Cadence_CPG_Mkt 于 2017-12-7 14:57 编辑

简介

当今的半导体封装的复杂性和性能要求不断提高，而大多数团队的设计能力和可利用的资源并未同步增加，从而使设计效率和产品性能及可制造性等问题更为突出。 Cadence IC packaging能自动化、精准地加快设计过程。

对于复杂的先进封装，您将面临电源完整性（PI）和信号完整性（SI）问题，这些问题是随着IC速度和数据传输速率的增加而日趋严重的。更低的压降、更小的几何尺寸、多芯片堆叠封装、更多引脚数以及更多的电气性能约束，使得半导体封装的物理设计更加复杂。为了解决这些问题，您需要涵盖全流程的先进封装设计工具，封装性能评估工具以及PI和SI工具。

IC Package Design包含Sip layout、Allegro Package Designer、3D Design Viewer、Allegro Sigrity Package Assessment and Extraction Option、Cross-Platform Co-Design and Analysis等工具。

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各子产品主要特点及功能

1、SiP Layout

Cadence SiP Layout提供完善的规则驱动的基板layout环境，包括完整的3D设计可视化、验证和编辑功能。与Cadence OrbitIO™互连设计直接集成，可实现互连通道和芯片/ BGA分配的快速验证。

1.1 核心价值

支持复杂的3D SiP封装设计。
支持引线键合、倒装芯片和晶圆级芯片封装。
支持芯片/封装优化，实现高效和芯片IP安全分布式协同设计。
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1.2 主要特点及功能

提供3Ddie堆叠创建、编辑，以实现快速组装和优化。
支持基于PiP，PoP和内插器的组装架构。
基于SI分析，完成连接分配。
包括实体模型3D设计查看器，方便浏览设计。
内置K&S键合规则，完成3D wirebond的验证和设计规则检查。
支持双向ECO和LVS流程，以实现全面协同设计。
包括一套完整的DFM/ DFA准备规则。
与OrbitIO Interconnect Designer直接集成，实现详细的封装互连通道设计。
与Cadence Innovus™和Virtuoso解决方案兼容，基于XML的裸片提取，实现Die/BGA互连通道优化。
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2、Allegro Package Designer

Cadence Allegro Package Designer拥有完整的封装实现能力，在物理层面与IC开发真正的集成，能帮助您更早，更有信心地进行战略权衡。

2.1 核心价值

高效可扩展系统。
高级编译器，可预测的运行和调试功能。
支持完整的端到端的物理实现流程。

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2.2 主要特点及功能

支持端到端全流程实现IC封装物理设计。
支持在IC设计早期，选择最佳的封装和基板叠层结构。
提供完善的由设计规则和电气约束驱动的layout能力。
包含DFM设计规则检查。
定制化设计流程，为所有行业标准提供内在支持。
使用Cadence 3D设计查看器进行完整的3D建模。
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3、3D Design Viewer

3D Design Viewer让您在设计和组装时，真实地看到所设计的产品。您可以从任何角度平移和放大图像，以详细浏览设计。针对设计审查，您可以截屏，可以使用内置的注释工具来添加形状，箭头和文字。 3D Design Viewer还提供交互式3D wire bond设计规则检查。

3.1 核心价值

智能的3D设计视图。
缩短设计周期，提高产品可制造性。
与Cadence Allegro Package Designer或SiP Layout紧密集成。
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3.2 主要特点及功能

显示设计的3D实体模型，交互可视。
可标识设计审查快照。
使用基于XML的规则平台，实现3D wire bond 设计规则检查。
允许用户定义，修改和分配新的键合线。
基材空腔和模塑料可视。

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4、SiP Digital Architect

Cadence SiP Digital Architect管理从芯片到系统级SiP的设计流程。 SIP Digital Architect与Cadence Innovus™ Innovation System数字设计数据库集成，形成双向流程，实现协同设计优化，支撑系统级的SiP 网络连接可行性分析和验证。

4.1 核心价值; @ d6 L7 [4 {6 I

顺利实现多芯片SiP封装连接设计。
实现早期设计分析，评估和权衡。
与Cadence Innovus，Virtuoso和Allegro技术集成。

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4.2 主要特点及功能

通过独特的表格方式加快网表创作和管理。
实现快速的系统级连接捕获和“假设”方案。
在流程的早期解决设计权衡，以获得最佳性能。
通过多级优化完成I / O焊盘环/阵列协同设计。
支持双向ECO和LVS流程，实现全面的协同设计。
实施可行性分析和验证研究，以实现设计优化。
允许RF和混合信号融合为分层子块配置文件。

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5、SiP Layout Advanced WLP Option

5.1 核心价值

具有多个流片的生产和代工流程。
与PDK-driven PVS DRC/verification直接集成，提供图形设计师反馈，缩小流片准备周期。
先进的WLP-specific，规范金属产生和管理，消除/减少生态旋转。
高性能GDSII处理缩短了流片准备时间。
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5.2 主要特点及功能

遵守WLP制造商的DRC，验证和掩码签发的PDK。
用PDK的扇出晶圆级封装（FOWLP）的互连密度建立和管理规范，控制制造翘曲。
高性能GDSII标记处理。
2D和3D提取、建模和分析，支撑信号和电源完整性性能和稳定性（通过Cadence Sigrity™技术）。

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6、Allegro Sigrity Package Assessment and Extraction Option

6.1 核心价值2 N: q J8 D$ T2 O$ s$ z8 p! m

完整的IC封装分析和3D建模解决方案。
包括许多行业领先的Sigrity技术。
涵盖从早期物理评估到全面的模型提取和HTML验证报告。
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7、Cross-Platform Co-Design and Analysis

7.1 OrbitIO Interconnect Designer

Cadence OrbitIO™互连设计工具有助于你的团队从系统层面上快速地实现芯片和封装之间的互连——尤其在一个单界面多构造的环境下。这对于那些负责芯片到封装接口设计以及优化bump/ball结构与net分配关系的系统架构工程师来讲简直是太完美了。OrbitIO 互连设计工具有助于半导体设计公司评估封装布线的可行性，以及跟封装设计人员开发和沟通布线方案。

7.1.1 核心价值

优化器件和系统的性能。
极大的缩短了芯片/系统接口设计达到最优的时间。
避免了早期设计中自上而下出现的问题。
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7.1.2 主要特点及功能

Bump/ball 焊盘形状的参数定义及编辑。
自动按比例分配信号，电源，地的pin脚。
基于pin脚对关键Nets及接口的版图规划。
自动net映射以及多结构间传递信息，包括差分对。
针对具体的连接布局实现捆绑布线规划。
快速布线的可行性分析以及未被连接bump和ball的评估。
与Cadence SiP Layout XL(SIP-XL)的直接集成以交换布线数据及加快设计流程。
根据关键的PCB元器件来决定封装ball焊盘分布。
使用高品质的设计定义，更好的预测成本及性能。
根据市场可行性研究快速生成设计初步方案。
与外部设计资源间清晰的沟通设计目标与布线计划。
与封装厂(OSAT)设计兼容。
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7.2 IO-SSO Analysis Suite

负责IO-SSO及其对DDR存储器系统影响的系统工程师很高兴，因为成功完成仿真所需的仿真技术，已经集成为一个工具套件——Cadence IO-SSO分析套件。

7.2.1 核心价值

获取DDR的仿真结果以及精确预测同步开关噪声。
分析与DDR4、LPDDR4以及其它存储器接口的兼容性。
预测BER。
将晶体管级别的SPICE模型转换为包含兼顾电源的IBIS模型。

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7.2.2 设计流程

当系统设计工程师在关注各种各样的拓扑结构以及同步开关输出影响的时候，需要大量的互连模型来进行有效的仿真。同时，如果采用兼顾电源的信号完整性(SI)模型将会比采用晶体管级别的SPICE模型更快。IO_SSO分析包允许设计师们将原始的I/O，芯片，封装，PCB以及其他相关设计文件转换或者提取为能够代入Sigrity™ SystemSI™编辑的模型格式。

一旦这些模型导入系统拓扑编辑器，系统工程师将完成把这些模型连接在一起的工作。这项工作包括连接信号，电源以及地。当模型是采用Sigrity XcitePI™, XtractIM™, 以及PowerSI提取的时候，模型连接协议(MCP)的头文件将在每个模型接口中呈现，使这种连接更加直观。

当模型在模型编辑器中的连接实现以后，DDR仿真结果就可以获得了。同时随着兼顾电源的IBIS模型以及带有耦合信号，电源及地的互连模型的使用，仿真将包括噪声带来的地弹以及压降。随着同步开关的输出，带噪声的电源和地将改变信号波形。只有对信号，电源，地进行精确的仿真才能精确的预言同步开关噪声。

随着结果波形精确的捕获，SystemSI将详细分析这些数据并提供与DDR4，LPDDR4以及其他流行存储器接口协议的反馈报告。采用HTML格式的报告数据包括关键的波形质量，眼图质量，时序以及延时等。

新加在DDR以及LPDDR协议上的误码率测试，现在已经是DDR4以及LPDDR4协议要求的一部分。采用在Serial Link协议测试中流行的技术，SystemSI能够运行每个信号上百万的数据位并预言误码率。

Cadence 提供的IO-SSO分析包能够从一个EDA供应商出发提供一整套精确及完整的解决方案。只要给出芯片，封装以及PCB的设计数据，一名IO-SSO分析包的用户就能提取所有的结构并变为包括信号，电源以及地之间所有耦合的宽带互连模型。同时，晶体管级的SPICE模型也能被转换为基于电源的IBIS模型。随着I/O及互连模型的引入，在协议中要求的同步开关输出的影响也能在DDR仿真中呈现。分析数据由于把非理想的电源，地的影响也考虑进去，从而具备签收级的品质。

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