Ken的博客系列之一 | 多千兆串行接口的信号完整性方法

Cadence_CPG_Mkt · 发表于 2017-12-29 10:41

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

▍随着电子行业技术的发展，特别是在传输接口方面，从PCI到PCI Express、从ATA到SATA、从并行ADC接口到JESD204、从RIO到Serial RIO等等，无一都证明了传统并行接口的速度已经达到瓶颈，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，诸如PCI Express®（PCIe®）Gen4等串行链路接口的数据传输率将达到双位千兆级传输速率。由此，器件建模、互连建模和分析方法必须不断发展，以应对不断减小的设计余量和当今工程师面临的更具挑战的合规标准。本系列文章将从各方面深入分析探讨，为了降低风险并优化设计，将分析尽可能地推向上游至关重要，以实现权衡、可行性研究、元件选择和约束获取。

由于诸如PCI Express®（PCIe®）Gen 4等串行链路接口的数据传输率将达到双位千兆级传输速率，器件建模、互连建模和分析方法必须不断发展，以应对不断减小的设计余量和当今工程师面临的更具挑战的合规标准。为了降低风险并优化设计，将分析尽可能地推向上游至关重要，以实现权衡、可行性研究、元件选择和约束获取。

链路中，SerDes发射器和接收器的均衡的精确建模对于获得更好的仿真结果至关重要，这包括几乎所有高数据速率串行链路中存在的复杂自适应均衡。随着过孔阵列需要全波3D的解决方案，以便通过过孔stub和耦合行为准确地表征其复杂性，互连模型也面临新的挑战，这可能会需要几分钟到几小时或几天的提取时间。仿真之后，经常需要接口特定的后处理来检查发射器、传输同道和接收器的合规性。

接下来将介绍创建串行链路预设计“虚拟原型”的方法，以及如何创建与之相关的互连和SerDes模型。我们将检查如何使用IBIS-AMI模型，以及如何在没有现有模型使用的情况下创建自己的模型。它还将向您展示最新的互连提取技术，以便在控制计算时间的同时保证“您需要的全波精度”，以及如何使用基于标准的合规工具来自动执行布局后分析和高级接口验收，如 PCI Express Gen 4。

简介

随着数据速率的不断加快和电源电压的不断减小，用于解释逻辑的“单位间隔”或“UI”受到了明显的压缩。

图1：各种PCI Express数据8’’运行通过 FR4带状线

随着工作空间越来越小，将信号完整性（SI）分析过程进一步推向上游变得越来越重要，以便在设计过程中更早地定位问题、应对挑战，从而减轻流程后端的风险。这需要传统方法的一些转变，以及用于建模串行器/解串器或用于发送和接收高速信号的“SerDes”器件的新技术。这种前期的劳动成果包括设计中优化的材料清单（BOM），以及实现约束驱动印刷电路板（PCB）物理布局过程的约束。结合高效的布局后互连提取和自动化合规检查，能够确保给制造商验收您的设计，没有意外或进度影响，并在硬件方面取得成功，同时避免昂贵又耗时的返工。

通过“自上而下”的方法将SI推向上游

成功实现能够达到这些数据速率的关键因素之一是在传统的布局后验证步骤中将SI分析起点更多地推向上游。这里有一个错误的概念，在传统的“自下而上”方法中，直到经过详细的PCB布局后才能进行有意义的分析。然而在实际硬件设计环境中并非如此。

当设计工程师完成layout后，通常有一两天的时间，来自各个学科的工程师（机械、热、信号完整性、电源完整性、EMI）可进行最终检查，为最后的layout提供一些改进意见。但是，通常要承受来自项目经理的巨大压力，要在规定的时间段内将Gerbers交给PCB制造商，而组装厂将按序订购元件并接收这些裸板进行装配和测试，软件工程师将会等待硬件进入实验室，以便他们可以测试最新的软件版本。换句话说，在PCB layout初步完成时，供应链依赖性的多米诺骨牌效应将被完全捕获于项目经理的甘特图中，而在这一点上执行详细SI分析的可用时间将很短。通常更可能的是，“运行分析，直到时间耗尽，然后发货”，而不是“运行分析，直到您满意，接口工作正常，然后发货”。

为了在该PCB设计流程的压缩后端完成关键节点的签收，准备工作至关重要。一个策略是“自上而下”，提前于后期，建立一个早期版本的串行链路接口仿真测试台。当您初步了解用于发送和接收信号的SerDes和协议（例如PCI Express Gen 4）时，可以在早期BOM阶段开始从上游进行详细的原理图设计，这是解决系统分区、多少个PCB将用于构建信号路径、以及将用到什么样的连接器的一般方法。系统中所有模块的具体详细模型在这个早期阶段并不重要，最初可以使用“现有模型占位”，但是在了解更多详细信息的情况下，它们将被替换。（合规工具包是一个您搭建早期测试平台所需前期模型的丰富来源，将在后续部分中介绍。）简而言之，如果您可以在餐巾纸上绘制接口，那么您应该就能够早日整合仿真测试平台。这种自上而下的方法有很多好处：

可使您可视化整个系统和将被遍历的信号路径。
可以帮助您确定完成所有芯片间信号路径连接所需的所有模型，以备用。
提前运行一些步骤，使您可以提前搭建仿真测试平台，从而整个过程中的后续工作主要是更新拓扑中的模型、更详细地重新运行仿真。当时间紧张时，这个过程的后期可以节省大量的时间。& q7 j f# V! d1 ^

2.jpg (64.78 KB, 下载次数: 0)

下载附件保存到相册

2017-12-29 10:36 上传

1 ?& Z0 j" |. ~7 {$ D