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EDA365电子工程师网»技术社区 › 电子技术社区 › QA检查（免费服务） › 2017年11月18日QA检查报告节选
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2017年11月18日QA检查报告节选

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发表于 2017-11-20 10:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.跨分割了( I1 I0 E( v4 \% @$ i: O6 f
4 \2 B; u- G* |8 h- u! ]
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 楼主| 发表于 2017-11-20 10:19 | 只看该作者
2.高压电源地做隔离
4 _# l- E" M/ Y$ ?$ _! L
# k! M* v6 G* m) [$ i7 z* A- W+ p

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 楼主| 发表于 2017-11-20 10:19 | 只看该作者
3.SDRAM没等长
/ h  a) f  z1 W7 U4 [ # m' i7 t, A3 U% e% r& d

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
4.差分走线未按要求走线% k& M# k2 N$ d7 R' r# z' N

$ g; E% n2 N  |; h0 i" w0 W

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
5.USB的ESD器件离接口太远了，布线先过ESD。1 _3 J: B' k* P; y
5 R' g1 N" B0 e

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
6.有线在RF挖空区过了，参考层不完整
3 {8 u/ S& Q5 g$ l
9 I3 m6 d2 f' ]; }

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
7.400V？没有按照安规做间距隔离- W; K$ ^! w* Z" O

$ s* b! M( c( n3 l9 g5 {

点评

edapcbsyc
安规应该做多大隔离呢？  详情 回复 发表于 2017-11-20 21:28

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
8.封装库记性与原理图不一致
6 m5 ?3 W) J! Y7 B+ S! O3 {2 K ! P0 E7 U8 V" O8 |$ z

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
9.VIA的隔离盘太大，导致内层多处出现隔断，而且隔断区有走线* L7 l0 y' Q. I- U
" S9 H  h+ m, y) G7 Y

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
10.等长处理
+ t1 t, w$ e- ~$ B2 l! j
& N8 Z/ y0 b! W0 w: p) E

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 楼主| 发表于 2017-11-20 10:22 | 只看该作者
10-1.等长处理
/ |& A! P. M- }0 B3 t
& n& w) y" a" p+ K5 c( F  z" F6 |

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发表于 2017-11-20 21:28 | 只看该作者
EDA365QA 发表于 2017-11-20 10:21: ^; I6 F- Q' p1 t$ a% ^
7.400V？没有按照安规做间距隔离

  |" o) V9 e, E( S* k& M安规应该做多大隔离呢？+ j- a+ ?% `5 n) }% E0 `

+ ], C# L/ ^* u- O- G6 p% B; |

点评

edapcbsyc
谢谢解答  发表于 2017-11-22 16:20
EDA365QA
可以参考：https://www.eda365.com/thread-146811-1-1.html  详情 回复 发表于 2017-11-21 09:06

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 楼主| 发表于 2017-11-21 09:06 | 只看该作者
edapcbsyc 发表于 2017-11-20 21:28
" Y& u( r8 E: Y- g5 a; G" ^安规应该做多大隔离呢？

$ [- G3 Y% K' }. |2 T可以参考：https://www.eda365.com/thread-146811-1-1.html5 E& f6 Z6 E: ~. ~- Y; o) x* \

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qilinwang66

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发表于 2017-12-4 09:38 | 只看该作者

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