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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑 : ~* B' K& C) k4 z% g

, x" M- T9 R% ^- ~3 O大家一起学pads!
* L% O" c( I6 J. U% K1 G
6 p( E# ?$ ~! U/ u# R/ m互相学习,取长补短!; V6 L3 O; z1 Z) V0 H( a

( Y5 j! N1 a, f8 G' w3 p2 k1 s大家对PADS软件使用有不明白的地方或有什么心得体会,
. ~2 x5 s& D  r4 M5 {$ e. R: f8 ^  x3 ?
本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)
/ O4 \% b' P2 B* i7 A
' K4 A4 ^8 I0 G$ }6 o2 V# A( e
& l$ M/ I$ F  Q
欢迎跟贴!有问必答!+ R% i6 N- j5 J( g

3 a1 E2 @, \" o4 ?& R/ S, }: i
/ [; U. e0 _% j  \6 P7 B# G: f
0 a* r! l7 L8 _& B3 ]
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
2 n# e3 K4 X7 I4 e- M
: {: K- G$ s2 O2 x" ~; Z$ K2 H' U& ]/ P: _6 ]7 F
由于此贴已过有效期,特开新贴:. Q2 T1 ?, r/ [4 f( l4 i; B+ w+ O, n: f
- C3 }$ B" K2 v. c# _+ _1 P3 x
★★★ 大家一起学PADS(二) ★★★......【有问必答贴】
" ?) m! c+ R; P5 U" U5 h& U8 d+ Shttps://www.eda365.com/forum.php? ... 63&fromuid=1147, C( j# c4 Y5 {* L8 \
! l: N, M2 N4 r# b# s  |2 Z0 g5 o
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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37 ) O& M' [! i: q6 x- C. X5 C4 @
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
& S3 h3 `+ I* p$ V3 ^/ \! m这方面是否有详细的理论解释?& I& m& x; I1 l( e. t! |) U6 ^
如果需 ...

/ p+ ~- R# v* x5 v非常谢谢jimmy回复,. T1 k' O- G+ ^$ w- v) S0 \; X
4 i5 r/ _3 |2 Y2 n$ {

9 i/ a9 q& Z  k! f* p( E) Q8 N' ?# E- v* `& R( ^- H
另还有些疑问.请教." c& M* W9 F: K' L; W4 W, Q; e
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?7 l/ R' P! a9 P
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
; N/ {4 Z/ |. U+ J* I/ I# b+ y; q 如DDR的数据线与控制线是否要求等长?
% p9 P( L; P$ c2 a0 l地址线与数据线是否要求等长?" m5 N: d; z8 x! T1 q1 w0 G$ k0 t
或者是只要求成组的数据线等长?
/ s6 T, _9 Q$ E* Y, W: F又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
" T$ U: I4 B1 E3 d% i5 M
1 Y9 b6 A5 D# c# v3 x另还有一重要问题," }, H# Q8 J. O  C1 m
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?% v6 m6 p/ g: l' c) G1 o* ?, r+ M7 [

0 u. m5 W5 q/ `9 y6 m" l  C7 L- J一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
4 X' j7 v( `$ `# R/ c; M$ s# l如果频率是800M,这个时候,走等长好还是不走等长好?; F* e& a# o. Q1 i/ g& X8 H. z

: T. \2 i  F  l8 R4 [/ D0 Z另对于双DDR,或多DDR,如何等长?6 a# C+ S  [. C5 }1 }+ s. j

% R# |  A  `4 G4 Z7 k3.以前经常有听到较多数据线时,如16根时,5 u0 r7 @( }7 X: y* q  _* ~' D
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
  ~) Q/ X6 q2 H0 S8 T/ k, K  J( }
  Y8 J4 g+ Z: V# R; L/ [) j/ X: ~, n' C; C

8 d* n, l& }9 W0 N( D* x- B8 R
4 T$ _4 B9 X  w  n4 ]

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:524 l, c- X; w! E. {7 `$ c* K
版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...
1 y5 K3 m+ H/ k6 W, F3 v' Q, E
取消显示标记选项即可。9 p7 t$ k0 E6 R: b  r' K/ ?- I1 U. \7 @
4 Q# D& @9 g8 v7 {0 a, t8 x

  n' `3 k" A+ f4 A2 Z
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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
& Q! }  M- ^# z8 T- M; {) z
, r: m9 h! B4 e6 c% C( s5 ^解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。* B( N6 G: D$ i6 n$ m
7 w  b; o4 k2 J% q  Z  c
也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”
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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58
# H) P+ n. d$ x9 M+ H  u  z比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...

5 c: O2 W7 q4 I5 G: c: e# K中间的散热焊盘只做一个大的就行了。5 N* J' f  Q  ~- G! A3 s, n* A

/ l0 q( K  f+ n0 |2 _+ e另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
( ?/ M7 J- P; B& ?! \& @/ s+ A% ^* v1 \( V9 r
想加多少就加多少。可以比推荐的多加几个。
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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?2 M3 d" O- D3 K% u
我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表
" d$ t3 q" h3 w5 o" J由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊
. T5 x) g. y* I' T0 j
& p/ N8 N) ?) S- |
Ln$ m) Z; \* C3 S
0 s1 N4 t1 d- X$ A: M+ Y# K% A9 |
n是你要切换的层& I# N7 H: X% Z5 l6 X1 b

/ H1 f% ~# Y8 k2 v3 `) J比如你要切换到第3层,请输入:L39 q2 E* c: k% l# Y& V1 e
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表
6 G' t7 F* g% p+ b/ n  |  m1 Y初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
- S" k* W9 F! L可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
( b' C% d% P( e2 e& K这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...
; R2 e. B; i7 d8 w$ M. W

* u: ?( F' q7 \那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。8 y8 H/ A. ^; o4 H- l
; n% [5 w. @; I3 B' r
我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?0 O  l/ q$ B4 c, b) B! R
我是菜鸟,希望楼主耐心指教
* o  g7 {1 R: }: x1 U9 u% {0 t. w$ R
jimmy:" q% G8 s0 f! F4 H- ^

2 f6 U0 E/ T5 ]0 R) D+ G2 Q比如创建元件,丝印外框统一做在all layer
# l/ O+ H# A- \: z  f$ Y: `8 e! ^. D2 }( P. i% K
2d线宽不低于5mil% K! X& k' f, b8 ~2 Z- j" b$ m
7 X  A5 ]4 b0 |, D4 ~9 q
TEXT等信息不添加在TOP或BOTTOM层
9 @4 V1 d* H% X7 n1 Q! X( ~1 m3 l& e( ^; }1 E
等等...
2 H! l) `% O) V* X

9 i! Z9 u. Y4 Z' y; {9 N: Y. i8 J% b[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
0 W' n" q/ ]* r" l$ l
& E+ x3 h9 s1 V$ Ejimmy:8 s8 ^$ S5 {. O- D, W% D* U6 H
5 [3 L3 i; g1 t
这种修改起来很费时间。5 L. o+ I# {- h

3 `- K! e  z2 N+ I5 ?' o! y主要跟你的走线习惯有很大的关系。# W& j& ~- q, [0 }3 U! ^

0 b$ A7 ^6 M7 e. v, k3 C我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.- {- R! Q9 e" K2 ]( u, B- `

* Z% G  _# U# V9 F7 X9 R, A如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
# u( K: j# c5 B& W
) v  K& E/ p+ O# ^. K灌铜后将之删去。
9 \5 t! b! B  _3 |6 c# h/ e
% u& Q0 X6 Z" z  F# }! A! @+ i
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑   _! }# u2 O8 L& ^# |8 E  W7 k

3 o9 Y" |9 R( E& g! m9 x5 V这种修改起来很费时间。
2 Y8 K# X: F8 T" l$ K2 C5 g5 V* I+ Y
主要跟你的走线习惯有很大的关系。7 Z1 k& }3 [. R: Q

3 b0 t+ @$ ^4 E2 r. e0 f1 o我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
7 w+ `+ n  T' l
, V& H* h6 R1 I8 F% s/ S如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,5 ~2 B' Z8 v. N0 @! R% \1 G
' u4 K; r, h  e& K* m( c1 w, f- ]
灌铜后将之删去。

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发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
+ i/ ]( F+ [- l3 F原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
( k1 ~) u5 t. V) o$ a$ D错误如下:
. z. _1 W+ ]4 L4 mMixing nets EGND CN2 1 FMI CN2 1
! [& n# d) v  f9 W4 aCN2.1 LA4.2 TP42.1 RF2.29 y9 Z* i9 Q5 M' \+ E% i7 N
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND: j, E/ Q; l. c: \+ g
Mixing nets FMINT CF6 1 FMI RF2 1- o+ b: E5 h% C) X% F+ T" C
LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.13 M: }4 l5 _8 |5 Y6 d$ O7 U4 W
Warning: deleting signal EGND* r- t) m3 g  ~4 [" [
**INPUT WARNINGS FOUND**

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发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。
/ [5 l8 |6 E- }# B! T. {' u2 z9 `! r因为我平时工作中都是直接用PCB图直接保存封装。

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发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
- t: }3 {, D3 }. A+ q/ h# o看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?# p, M, Z% I5 `8 R6 ?8 a: K
还有个“地”的问题
! M. l4 C3 D( h' q手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
# H0 T9 E. h6 W  ?+ }: gTOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom
/ W4 _9 G2 F  {" |' J% DTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)% @2 N8 O, {- D6 g7 ^1 ~0 ~
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!, h/ p' k' D, e) `" A3 j& B8 S4 T
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
  {; s' i! t! \  l这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 48)

怎么回事.JPG

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关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题
' a  W8 ?2 Y" }9 e9 [最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,* p! \& H) H  e. G
我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;2 i  T2 H& n2 ]+ W, H
关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,  q; P+ ~0 b* h; C( c
结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时  a1 b2 L2 T2 q3 P9 ?4 `' |
只好手工添加了,希望各位能提供好的办法,谢谢!

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在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:1 c7 Y/ Q, \9 u5 s7 g3 Y  y
pin discrepency    decal gate<1>for gate number#<1>   # }& U8 d0 g/ A" e$ H2 b
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.& N8 ^5 Q" ~4 w6 T
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表 2 ^! T6 I5 C/ F
请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:/ J/ K+ ?0 ?) |+ i# D- }
pin discrepency    decal gatefor gate number#   
! S  U7 f7 v: i, Q/ N/ U还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...
- R+ x( v% x  V( e# x6 g: _6 f$ r
4 O: ]) D) w* U$ j% o" t
please uncheck
7 a* N* M* p& M' ?% ^; hallow floating connections

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发表于 2008-10-23 01:17 | 只看该作者
对思齐:
' @6 P/ `5 a& m% @6 _/ [1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?2 r% A8 u5 ?# O
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
8 [5 g6 S! K: k6 j; u0 z3 D% W
+ G: j8 V* |9 t" m/ J! {% J& a) T2.
$ s( n7 N- Y& {6 v* z手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
! V4 d4 s4 T: xTOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?1 e" y5 G# ?( T. k* x$ Y6 B& `
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题2 V4 t% I$ ?! {! \
重新装了下电脑结果,输出网表时提示      : 3 o* _: \1 F- \  O* N" F% W
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[FMT0012] Can't open first output file: Z2 v9 V' t) B3 U/ z& z
#各位碰到过没有,帮忙啊,先谢谢拉!5 p# S5 q7 b. m/ P, k6 h7 M
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斑竹救命
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