2017年9月28日QA检查报告节选

EDA365QA · 发表于 2017-9-29 09:10

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1.两个SMA头连接的时钟线在TOP层包地处理,巴伦建议靠近SMA。

fengyu6117 · 发表于 2017-11-1 14:44

EDA365QA 发表于 2017-9-29 09:12
+ B3 w: W3 W+ I# Y& B; T10.a.CAN信号要按照差分处理；b.CAN器件下要前后隔离，不能穿线

这个不太明白，是为了隔离模拟数字还是防止CAN上有波动干扰到数字端，芯片应该会封装处理好吧，不至于下面不能走线，如果不能走，那应该GND铜皮都要挖空

EDA365QA · 发表于 2017-9-29 11:17

xueling2009 发表于 2017-9-29 10:43
' D) C; c9 u- H3 u如果不包地，空到一定的距离是不是也可以？

通常有4W以上也是可以的，但是如果有这么多具体的话完全有空间包地处理了，所以还是推荐包地来防止其他信号干扰模拟线。

fengyu6117 · 发表于 2017-11-1 14:10

本帖最后由 fengyu6117 于 2017-11-1 14:13 编辑

EDA365QA 发表于 2017-9-29 09:12
2 B& G7 w$ A& @& i8 K( h9.这三路RGB在bottom面没有包地

个人觉得，如果有完整平面包地没啥用，主要是间距。

EDA365QA · 发表于 2017-9-29 09:10

1.两个SMA头连接的时钟线在TOP层包地处理,巴伦建议靠近SMA。

EDA365QA · 发表于 2017-9-29 09:11

3.232器件周边的电容为电源滤波，连线需要加粗.

EDA365QA · 发表于 2017-9-29 09:11

4.power5的PGND1进入了GND区域

EDA365QA · 发表于 2017-9-29 09:11

5.DDR的差分对没有与其他信号区分，无法保证差分效果

EDA365QA · 发表于 2017-9-29 09:11

6.SFC_clk时钟的匹配电阻R21放在连接的中心位置(两端连线)

EDA365QA · 发表于 2017-9-29 09:11

7.这3个电感在内层的掏空是不需要的

EDA365QA · 发表于 2017-9-29 09:12

8.top面没有贴片器件，无需mark点和钢网文件

EDA365QA · 发表于 2017-9-29 09:12

本帖最后由 EDA365QA 于 2017-11-1 16:20 编辑

9.这三路RGB在bottom面没有包地

EDA365QA · 发表于 2017-9-29 09:12

10.a.CAN信号要按照差分处理；b.CAN器件下要前后隔离，不能穿线

xueling2009 · 发表于 2017-9-29 10:43

EDA365QA 发表于 2017-9-29 09:12
7 x4 t$ U2 ~6 G" M& u* F. L5 K9.这三路RGB在bottom面没有包地

如果不包地，空到一定的距离是不是也可以？

Pang8343569 · 发表于 2017-9-29 11:22

谢谢

guhanzuiying · 发表于 2017-9-29 13:25

Haiting32451 · 发表于 2017-9-29 14:15

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