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虚心请教各位一阶HDI板子叠层设置的问题

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发表于 2017-7-24 20:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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初次画HDI的板子,准备使用6层1阶工艺,通常怎样设置叠层结构呢," R" ?3 ^- j5 w# a; I
如果采用 TOP-GND-SIG1-SIG2-POWER-BOTTOM的常规叠层,顶层的盲孔只能连接到L2,但是L2是GND层不能走线(如果走线的话阻抗没办法控制),岂不是要再增加L2-L5的埋孔连接到信号层,然后到走线的另一端还要再增加L2-L5的埋孔,然后再用L1-L2的盲孔连到顶层的焊盘,这样本来都在顶层的焊盘需要加4个过孔才能联通,请教各位通常怎么解决这种问题,谢谢!9 U/ L2 R- p4 d& K
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发表于 2017-7-25 09:06 | 只看该作者
TOP-SIG1-GND-POWER-SIG2-BOTTOM

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谢谢!开始我也想用这种叠层结构,但是TOP与SIG1的距离远小于SIG1到参考层GND的距离,板厂说SIG1不能做阻抗控制,我的SIG1上有差分线需要阻抗控制,应该怎么处理呢?  详情 回复 发表于 2017-7-25 11:45

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发表于 2017-7-25 10:07 | 只看该作者
直接打貫孔 (L1-L6), ?, X  e! P% y- a7 O0 ~
1+4+1 (一階盲埋) 只能這樣處理, 不是打4個,就是直接打貫孔. % ]* O4 E) Z* y" }0 v4 T
自己看空間去運用

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0.65间距BGA,而且有差分线,打实孔走不出的,看来只能多加几个孔了,谢谢  详情 回复 发表于 2017-7-25 11:47

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 楼主| 发表于 2017-7-25 11:45 | 只看该作者
小秋2013 发表于 2017-7-25 09:06
- M9 h  D! w. d# R, V% x; xTOP-SIG1-GND-POWER-SIG2-BOTTOM
- i3 G8 ]5 [* {  S: W
谢谢!开始我也想用这种叠层结构,但是TOP与SIG1的距离远小于SIG1到参考层GND的距离,板厂说SIG1不能做阻抗控制,我的SIG1上有差分线需要阻抗控制,应该怎么处理呢?, S$ }" R8 f) J1 @, D% e. p( R( I

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隔层参考。  详情 回复 发表于 2017-7-25 13:32

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 楼主| 发表于 2017-7-25 11:47 | 只看该作者
nnew 发表于 2017-7-25 10:076 o  l- }# b# G* s/ d" t1 L% {# @
直接打貫孔 (L1-L6)  g8 \8 Z5 k$ J; r
1+4+1 (一階盲埋) 只能這樣處理, 不是打4個,就是直接打貫孔. 2 h. n9 Q; _& T; o' q
自己看空間去運用

9 ?/ U( L& |0 R7 N9 w0 ?2 A8 X% R0.65间距BGA,而且有差分线,打实孔走不出的,看来只能多加几个孔了,谢谢) s, N1 C: X. o. {" L8 ~

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可以做同层参考,或者top层铺铜,参考top层。  详情 回复 发表于 2017-7-25 15:04

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发表于 2017-7-25 13:32 | 只看该作者
Jason022 发表于 2017-7-25 11:45
6 E$ y2 v- V: y  w" Z, W6 p谢谢!开始我也想用这种叠层结构,但是TOP与SIG1的距离远小于SIG1到参考层GND的距离,板厂说SIG1不能做阻 ...
! U3 i) }. B7 C& Q
隔层参考。
: D7 d" L) j( o* V9 S

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发表于 2017-7-25 15:04 | 只看该作者
Jason022 发表于 2017-7-25 11:47
9 d+ G" r* T1 V* m% E% y, }0.65间距BGA,而且有差分线,打实孔走不出的,看来只能多加几个孔了,谢谢

5 p: W" k2 P# M可以做同层参考,或者top层铺铜,参考top层。
4 a. i- U1 x" P3 J! f3 @5 N+ K

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发表于 2017-7-25 15:30 | 只看该作者
top-sig1-gnd-sig2-power-bot;top层主要铺铜,sig1扇出,如需要bot走线,就打穿孔。一般说,0.65 扇出贯穿孔问题应该不大吧,顶多加层数。

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谢谢,我也准备采用top层铺铜,sig1扇出的方式,因为板子面积受限制,采用通孔的方式电源和退藕电容不好处理。  详情 回复 发表于 2017-7-25 16:28

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 楼主| 发表于 2017-7-25 16:28 | 只看该作者
xbin 发表于 2017-7-25 15:30- s6 J+ I) F! ]: k2 e' B
top-sig1-gnd-sig2-power-bot;top层主要铺铜,sig1扇出,如需要bot走线,就打穿孔。一般说,0.65 扇出贯穿 ...

$ v2 x2 X0 W9 Z" e* f+ q谢谢,我也准备采用top层铺铜,sig1扇出的方式,因为板子面积受限制,采用通孔的方式电源和退藕电容不好处理。+ C& N" j; g; N2 @3 v

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发表于 2017-7-25 23:59 | 只看该作者
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发表于 2017-7-27 08:59 | 只看该作者
成本考虑 0.65的BGA 一般通孔可以解决 DSP这块芯片厂家肯定设计好可以通孔实现的 除非器件密度很大无空间打孔才采用HDI。
8 z) J% o, @3 }8 a$ z  m

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发表于 2017-7-28 23:07 | 只看该作者
0.65通常好像还是可以做通孔的吧

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发表于 2017-7-29 09:17 | 只看该作者
采用 TOP-GND-SIG1-SIG2-POWER-BOTTOM的常规叠层,打孔方式为,1-2,2-5,5-6,1-6,根据实际情况选择看打孔方式,尽量避免打盘中孔(可减少树脂塞孔制板工序),GDN层的走线尽量短。具体设计可参考下面图例:
1 i) t& x$ \" t/ }) T+ }! W

top.JPG (55.25 KB, 下载次数: 0)

top.JPG

gnd02.JPG (67.51 KB, 下载次数: 0)

gnd02.JPG

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谢谢,板子很漂亮。  详情 回复 发表于 2017-8-1 16:52

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发表于 2017-7-31 16:07 | 只看该作者
  同意11楼的
再烦也别忘微笑,再急也要注意语调!

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 楼主| 发表于 2017-8-1 16:52 | 只看该作者
rock_li29 发表于 2017-7-29 09:17
: F; n( x+ R  @0 n- A采用 TOP-GND-SIG1-SIG2-POWER-BOTTOM的常规叠层,打孔方式为,1-2,2-5,5-6,1-6,根据实际情况选择看打 ...

0 n9 N6 s' m3 K) O0 k$ h谢谢,板子很漂亮。
! }8 n( ^" v  e% M) P1 r
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