明德扬FPGA设计技巧--gVim模板分享2

luckyb1 · 发表于 2017-11-29 16:25

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FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。

1.模块的模板

在GVIM输入“Module”并回车，如下图所示

0 d+ d5 t' p' i$ R

就能得到下面的模块的模板。! b4 ?8 J+ A. B9 ~, I

$ }7 X% y' G& z K6 K

模块的模板包括了输入输出信号列表、信号定义，组合逻辑和时序逻辑等，这是一个模块常用的组件。学员只需要理解各个部分的意义，按要求来填空就可以，完全没有必要去记住。我看很多学员刚开始学习时，花费大量的时间去记住、背熟模块，这是没有意义的。
2.输入“Reg1”并回车

0 _# A3 g( b0 \6 V& X

就能得到单比特的reg信号定义
6 D5 x2 k% @; p" A
/ N, c- n; C6 [' w

3.输入“Reg2”并回车

* F2 i& b5 @9 N" N: s5 ~, q
就能得到2比特的reg信号定义4 G# W: y; G2 A+ L% U
& U% y7 ]- x Q1 c% ]1 |3 X8 O% M7 }

4.输入“Reg8”并回车

! p# n) Z6 a. @3 l5 E' ^! F" a3 b

就能得到8比特的reg信号定义8 j3 ^* ~4 X+ j

- E# v2 k0 K1 g6 e% N

类似的快捷命令有：) {$ h1 R7 w- h% f3 X, J7 \

reg信号
Reg1
Reg2
Reg3
Reg4
Reg8
Reg16
Reg32
wire信号
Wire1
Wire2
Wire3
Wire4
Wire8
Wire16
Wire32
input信号
Input1
Input2
Input3
Input4
Input8
Input16
Input32
output信号
Output1
Output2
Output3
Output4
Output8
Output16
Output32