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FPGA工程师都知道,Verilog代码绝大部分都是always语句,结构基本上都是一致的,为了减少重复性的工作,让工程师专注于设计实现,明德扬精心制作了常用模板,只要你安装好明德扬提供的GVIM,就能使用这些模板了。 1.模块的模板 在GVIM输入“Module”并回车,如下图所示 3 ~0 G8 K: l' r" }
就能得到下面的模块的模板。! B& R2 a7 \$ m: r! O
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+ t/ l% g/ a* N 模块的模板包括了输入输出信号列表、信号定义,组合逻辑和时序逻辑等,这是一个模块常用的组件。学员只需要理解各个部分的意义,按要求来填空就可以,完全没有必要去记住。我看很多学员刚开始学习时,花费大量的时间去记住、背熟模块,这是没有意义的。( X$ h( c' {) i7 l1 S0 C; J! ?1 w
2.输入“Reg1”并回车
8 b5 _, p6 J2 L( S7 _ - f$ ]: f0 ^! G: t. O
就能得到单比特的reg信号定义( `. t) H I0 a- N- Z' O$ l4 [
/ W j) D$ g, B1 r
3.输入“Reg2”并回车
3 f4 Q! k p! H' k5 q3 h5 V0 F7 m+ T 8 S2 O, w5 x3 W6 h
就能得到2比特的reg信号定义$ F8 u: ^6 Z, E% L" f! n8 g" G
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) w" `$ O m) u; C' a 4.输入“Reg8”并回车
1 J* S& u( x( y; y" \7 Z9 O/ C$ N* X
) f( _+ a$ n: d r6 m % o$ K4 F& R9 f5 ~2 Y
就能得到8比特的reg信号定义
2 q- Y4 e g! S, P, t/ S/ G 7 P( P* ^/ O! k& L: T
类似的快捷命令有:
/ Q/ w) H J' L# I2 ~) qreg信号 | Reg1 | Reg2 | Reg3 | Reg4 | Reg8 | Reg16 | Reg32 | wire信号 | Wire1 | Wire2 | Wire3 | Wire4 | Wire8 | Wire16 | Wire32 | input信号 | Input1 | Input2 | Input3 | Input4 | Input8 | Input16 | Input32 | output信号 | Output1 | Output2 | Output3 | Output4 | Output8 | Output16 | Output32 |
要使用上面快捷命令,需要明德扬的配置文件,欢迎关注明德扬公众号“fpga520”,或群544453837索取。口号:多用模板,减少记忆,专注设计! | : o: V8 u' f) p: O3 n& H
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