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进进按语：我认识柯文先生应该是在2006年，当时没觉得他有多厉害。差不多是在2008年，他去了ZTE，从信号完整性测试到仿真，再融入到设计过程。他实践了一个理念：将测试融入产品硬件设计的全过程，甚至测试指导硬件设计。 7 L z9 v9 e9 X! r( g% z- ?, ?
柯文先生后来师从ZTE公司排名第一的信号完整性大师（我听很多ZTE的工程师这么评价这位大师）之后，对“硬件测试、设计和仿真”三者实现了融会贯通，他的功底慢慢变得深不可测了。现在我每每见到他，就仿佛是见到了中国的一代信号完整性大师。以他的年龄和现在已经完成的积累，我相信大师称号将对他将是名至实归。
% d. [" C6 a O* Y" `2 r柯文大师每天工作特别忙！但他还是坚持利用晚上9:00-12:00奉献了这样一篇总结性很强的文章！ 我一口气读完之后连呼过瘾但又感到意犹未竟。显然这篇文章让有些工程师看不太懂，让另外一些工程师又觉得没有写透。 大师惜墨如金，点到为止！ X Z+ M# e/ F
各位看官，如果您对其中细节有疑问，欢迎提出您的问题！有问必答！ ---------------------------------------------------------------------------------------------------------------------------------------------------- * C8 B1 G2 R# _" ^3 }" i! S* }- h; H
常规的高速信号验证技术主要使用示波器测试信号质量，也会进行一定的误码性能测试，但是在10Gbps以上高速串行电路的验证技术会有一些变化，以往的一些验证手段效能会降低，此时会需要引入一些新的验证技术。结合笔者的实际经验，在常规时域波形测量的基础上增加码域和频域的验证方法，将高速串行电路的测试验证技术扩展为三个方面：时域验证、码域验证、频域验证。 3 I- w, K+ j: C
1 时域验证技术时域验证是指使用示波器测试时域信号质量，这种方法之前已经应用很广泛，但是高速测试串行电路测试需要注意的要点更多，这里主要对这些要点进行分析。 测试点 由于高速串行信号的上升时间比较小（30~300ps），即使在芯片的扇出过孔处测量也会受到过孔分布参数和芯片内部走线、分布参数、节电容等因素影响造成测试着色。 测试着色问题是指由于测试点位置和探头负载等因素引起的示波器观察到的波形与实际被测信号之间的差异。主要的原因是探头虽然在器件封装上，但是由于外部走线较短，信号速率太快，从而器件内部的走线、分布参数等因素的影响会显得更加明显，由于信号的反射，严重的会在信号边沿产生平台或回沟。 图表 1 测试着色问题 因此在测试点选择时不能只看测试点到封装的管脚，还要考虑封装内的布线长度、分布参数、芯片的节电容等元件的影响。实际测试时需要通过理论分析、仿真与测试相结合的办法加以甄别。对于这样的高速信号推荐几种测试方法：1、在靠近接收端器件的位置，焊接一个端接电阻，在电阻两端测试信号质量，这样避免测试点后走线、分布参数、芯片节电容等因素的影响，可以有效缓解测试着色；2、使用虚拟探测技术对封装的分布参数引起的反射进行补偿。 测试码型 不同的测试项目需要对应不同的测试码型，才能达到更好的测试效果，以高速串行信号的抖动测试为例，2^7-1 PRBS中包含较多频率的分量，理论上可用于模拟8B10B编码后的serdes信号，但是由于实际通信时有些码型会重复出现，所以信号并不随机，使用PRBS7作为测试码的应力可能会不够；而高频测试码型“101010”中不包含数据相关性抖动分量，可以更好地表征随机抖动，便于测量仪器识别。不同的码型对测量结果的影响不同，作用也有所区别，测量前需要根据测试的目的正确选择码型。除了PRBS测试码型之外，其他常见的测试码型还有混合频率码型、CJPAT、CRPAT等。 时钟数据恢复 当串行数据信号的抖动变化频率较低（PLL的截至频率以内）时，PLL能及时追踪到数据跳变沿（即锁住相位），输出的时钟与输入数据相位固定，此时可以认为抖动为零。当存在高频抖动时，PLL不能及时追踪到边沿的变化，于是输出的时钟和数据边沿存在抖动。所以，接收端CDR的频响是一个低通滤波器，其传递函数为HL；其抖动传递函数（Jitter Transfer Function）的频响为高通滤波特性，抖动传递函数HH=1-HL。因此，在环路带宽内的抖动成分能被跟踪到，而超出带宽的抖动不能被PLL跟踪，这部分跟踪不到的抖动会直接影响到系统误码率。在高速信号测试中，必须要保证CDR的设置是否与系统接收机一致，才能获得比较准确的测试结果。不理解接收机CDR性能而盲目的测试眼图和抖动是没有任何意义的。 最常用的CDR设置是FC Golden PLL，该PLL为1阶锁相环，其环路带宽等于比特率除以1667，最早是在Fibre Channel的MJSQ文档中定义的。在很多的串行电路标准中都使用这类PLL，比如GBE、XAUI、SDH、CPRI、FC、SAS等等。PCIe Gen2、SATA2、Displayport则使用了二阶锁相环的CDR，二阶PLL有更加陡峭的滚降系数－40dB/decade（一阶PLL的滚降系数为20dB/decade）。 2 码域验证技术码域验证是指使用特定的测试码型对待测系统进行误码测试，并根据误码测试结果对系统的性能进行评估。 常见的误码测试拓扑有系统自检误码和误码仪检码两种形式。下图A是系统自检误码的测试拓扑，A侧为DUT，发出码型后在对端环回。这种拓扑误码检测有两种形式，一种是利用Serdes IP内部的码型发生器和检测功能，这种功能一般放在PCS子层，测试路径比较浅，但胜在使用简单；另一种是设计者编程实现，测试路径与实际通信路径类似，测试更加完全。下图B是使用误码仪检码的测试拓扑，由误码仪发出码型后在DUT（B侧）环回，环回路径可以根据器件功能或实际需要进行设置。这种测试的优点在于误码仪的权威性，可以提供良好的参考；局限性在于测试拓扑与实际应用环境的差异、误码仪的性能与实际系统的差异，这些差异会导致测试值只能作为参考。因此两种测试拓扑对应于不同的场合，在芯片评估时使用功能强大的误码仪可以构造不同的测试码型和应力（抖动及电压噪声），有利于评估芯片的性能；而系统验证时拓扑A来进行误码测试更加接近于真实环境，这种拓扑的测试结果更有意义。 图表 2 误码测试拓扑 误码率实际上是统计平均值，因此误码率测试只有在足够多的比特情况下才有意义。究竟测试多少比特数才是足够，这里需要使用一些统计学的方法，首先要了解的是置信率的概念。在统计术语上，置信度可以定义为一种概率：基于在N个传送的比特中探测到E个误码，“真实”的BER将小于设定的比例R (这个定义意味着：如果传送的比特数是无限的，BER是可测的)。根据柏松分布，置信率、测试比特率和错误比特数有如下关系： 将常见测试数据代入上述公式可以计算出如下表格，在测试误码率时可以参考。 图表 3 不同置信度对应的N x BER 但是在实际工作中往往碰到的情况是标准要求10E-12误码率，而这个误码率要求只需要几分钟就可以测试完成，因此测试者会对这么短时间的误码测试结果没有信心。这个问题可以这么理解，对于标准要求的误码率是要求在最严苛条件下的，如果系统的电源噪声、参考时钟抖动、串扰、最大应力码型、温湿度及温变情况都处于最恶劣环境时还能够满足标准要求的话，这个系统可以认为是没有问题的。但是现实中难以让这些恶劣环境同时发生，可以种用延长测试时间的方式来作为折中。 3 频域验证技术高速信号传统的频域验证技术主要针对无源通道，包括特征阻抗、插入损耗、回波损耗以及串扰的测量，这里我们再增加对有源信号的频域分析项目-高速信号频谱分析。对于无源通道的频谱分析已经有比较完善的方法，业界做的人较多，认识比较深刻。但是有源信号的频域分析做的较少，这里重点对有源信号频域验证技术做说明。 高速信号的通道模型一般使用S参数，如果能够考察到高速信号的频域特性，那么高速链路的各个环节都能用频域的特性来统一研究，可能在频域上反映出高速信号的更本质的特性。因此分析高速信号的频谱特征也很有必要，也是高速研究小组最近的研究热点。 通过有源信号频域分析可以了解到很多高速信号更本质的东西，比如不同码型的频谱特征，扰码处理后的信号频谱的变化等等问题，通过对码型的频谱分析可以很清晰地看到不同码型对通道和接收机的考验。如下图是同样的时钟码，不加扰和加扰两种情况下的频谱对比。 图表 4 时钟经过扰码前后的频谱特性 还可以通过仿真技术来了解SerDes器件预加重补偿的频谱增益曲线等问题。有些器件的加重设置中只给出了设置值而缺少设置值对应的补偿系数，通过频域转换和对比很容易拟合出各个参数对应的补偿系数。如下图是针对某个参数拟合出来的补偿曲线。 图表 5 通过频谱分析出的预加重特性曲线 另外，抖动传递和电源噪声引发抖动（PSIJ power supply induced jitter）也是信号频域分析的一部分，这些工作的大部分内容都是在频域进行的。特别是PSIJ的分析是最近几年业界研究的热点问题，获取准确的电源噪声是一门重要的课题，而获取准确的抖动敏感曲线对芯片厂商来说也不是一件容易的事情（仿真或者测量都有局限）。 图表 6 电源噪声引发抖动的示意图 4 小结高速总线的发展一日千里，测试验证技术也需要同步发展，我们需要合理地应用多种测试验证技术，在不同阶段以不同的视角来审视复杂的高速总线系统，从不同方面来考察高速系统，帮助高速系统更加可靠。
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发表于 2016-2-3 15:56
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发表于 2016-5-18 23:04
