请教verilog的简单问题

mening · 发表于 2010-4-21 17:20

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parameter CLK_TOL=50000;
parameter clk_step=100;
reg[31:0] clk_reg;
reg[31:0] clk_regU,clk_regD;
reg[31:0] clk_cnt;
clk_reg[31:0] = clk_regU + clk_regD;
上面最后一句，Error (10170): Verilog HDL syntax error at f.v(10) near text "="; expecting ".", or an identifier, or "["，这是怎么回事啊？