FPGA减法问题

feihu612 · 发表于 2012-8-31 10:21

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情况是这样：
首先实现两矩阵相减，再将结果去做其他运算，矩阵每个元素为8bit，结果为8bit
主要是其中符号的问题，
我的想法是，申请一个存储空间来存储相减后的结果，同时申请一个存储空间来存相减后的符号，还要通过比较器判断两个相减后的符号，
但我觉得太麻烦，
我看了一下两数相减的仿真，其结果为A - B等于A + B的补码
如：255 - 1 和 57-59
仿真结果都为1111_1110
该怎么处理