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发表于 2013-10-17 19:52
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本帖最后由 suicide915 于 2013-10-17 19:58 编辑
# |& j0 a" {" L* v) |6 e+ O2 x6 m- i. j9 D+ k. O
# m# }+ V7 Q& z& g$ \ A
高位数据线和部分地址线
) i, G: k9 A, o! r# h5 j! L* x 低位数据线和部分地址线
" l. d' e. i4 z) i, u4 d! i 地址、时钟和控制
+ K! P4 ]% `6 N6 A/ H# q 地址、时钟和控制
& I _" p! i7 q. [" u地址、时钟和控制 `2 G5 K# L1 _/ T" Y) F
按照大家的指导 画了两片的DDR37 Q5 E6 H) `+ S, y
等长是U到B,地址、时钟、控制等长,长度1520mil,误差10mil
' ~! ^4 l' k. `, T" SB到A,地址、时钟、控制等长,长度530mil,误差10mil
' Z+ \2 ^( J5 a5 a; r3 l两片DDR的数据全部等长,长度1000mil,误差10mil
4 \3 d5 ]2 j2 p$ {3 m t RCLK、DQS比其他信号长10mil左右
9 _( g6 u3 s: I. K# c# w' k! G$ o& x8 G/ c7 f" y, }5 I
不知道上面的数据是否满足要求?8 M6 @# y9 c6 L# y8 T: W6 h2 c) N
DQS与CLK是否相差太多?
6 O1 T/ M, m: c! F }+ p请大家指点! |
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