DCDC输入电压与效率

qiangqaz · 发表于 2015-7-2 18:37

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大家有没研究过DCDC输入电压与效率的问题？同样是3.3V输出，用4V输入和用5V输入哪个效率更高一点？如果有差异，会相差多少？

kevin890505 · 发表于 2015-7-2 19:27

本帖最后由 kevin890505 于 2015-7-2 19:28 编辑

大体看来是占空比越高，就是输入输出越接近，效率就越高。一般情况都是符合的，但实际还要看所用DCDC芯片构成+外部负载来决定，很容易理解，因为同步，非同步BUCK，然后高低端MOS是N，还是P，还是PN组合，当电流在不同情况下，占空比不同，此时消耗能量的主体就不同，自然效率就不同了。随意截个比较典型的图

sushouchai@sina · 发表于 2015-7-3 09:30

负载是影响效率的一个重要因素

yujingfa · 发表于 2015-7-3 10:03

效率一般讲的是功率啊，我觉得mos消耗主要考虑

fallen · 发表于 2015-7-3 11:05

这个影响多了

Log07071222 · 发表于 2015-7-3 11:27

这跟芯片所有要求输入电压范围有关，并且跟你所带的负载也有关！！！

fanchenydj · 发表于 2015-7-3 17:40

请问输出3A、5A 高效的DCDC IC有哪些

qiangqaz · 发表于 2015-7-4 16:13

kevin890505 发表于 2015-7-2 19:27
! U+ p/ \# B( z1 G大体看来是占空比越高，就是输入输出越接近，效率就越高。一般情况都是符合的，但实际还要看所用DCDC芯片构 ...

从图上看，1A前占空比比较越高，效率越高，大于1A左右的时候不知道为什么出现翻转，占空比越高反而效率变低了？

kevin890505 · 发表于 2015-7-4 18:16

qiangqaz 发表于 2015-7-4 16:13$ p+ f/ Q' v: f; U: }
从图上看，1A前占空比比较越高，效率越高，大于1A左右的时候不知道为什么出现翻转，占空比越高反而效率变 ...

这个就是由于在不同负载情况下，占空比不同，这个是小电流同步MOS，为了节约成本，高端是PMOS，低端是NMOS，那么轻载时候NMOS导通时间>PMOS，而在重载时候，明显高端导通>低端导通，那么就是PMOS导通时间长，而PMOS的Rds一般是远大于NMOS的，所以当在某一个临界值时候，PMOS上消耗的功率突出（比如高端MOS90%时间是导通的）的话，那么在MOS上消耗的能量就会增多，那效率就会降低。

bingshuihuo · 发表于 2015-7-6 08:14

qiangqaz 发表于 2015-7-4 16:13! ^0 z$ H5 @ ]9 k
从图上看，1A前占空比比较越高，效率越高，大于1A左右的时候不知道为什么出现翻转，占空比越高反而效率变 ...

楼主说的是！！！这样成本会降很多

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