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EDA365电子工程师网»技术社区 › 电子技术社区 › SI/PI仿真论坛 › 求大神指点DDR3的DQS问题
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[仿真讨论] 求大神指点DDR3的DQS问题

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雪狼007

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发表于 2015-4-13 16:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 雪狼007 于 2015-4-13 16:56 编辑
2 e' V$ H! ]6 B1 M( N, N8 ]! Z8 w
# t. R8 i+ M# X+ P8 r" @在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点
+ E* t! v% a' _0 J4 h1 S- C2 q在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点
; h5 d4 y2 c+ n' R- X; j这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。- p6 D" B8 _  y  W: E
第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗
5 P% i0 k! W) ^# `) j5 G% K还有理解不了源同步的意思，求大神通俗明白的讲解。
! q) A% V* \" s6 B% U( O
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雪狼007

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 楼主| 发表于 2015-4-15 12:01 | 只看该作者
百度到的，换个理解方式，哈哈，终于理解了
9 V- E; B% l7 J, I9 ?: W+ e* B# K1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory- |$ A3 y8 K+ J3 U7 x0 K
controller-〉Memory' h& @* Y# E- F" u
2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，
7 H9 d9 q3 y# Y即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为2 Q$ E( Q0 Q! `6 O9 Z
center align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对
( L" l' L) B/ m于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。
! s8 k8 m/ K5 V* Q6 V3 _+ `; l
  Z5 W+ Y! R9 l7 z1 C

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发表于 2015-4-13 16:54 | 只看该作者
问题呢？007

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雪狼007
不好意思，刚才没写好就失误发表了  详情 回复 发表于 2015-4-13 17:09

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cousins

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发表于 2015-4-13 16:55 | 只看该作者
不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。
5 ?8 K$ o5 G* Z3 U你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。
新年伊始，稳中求胜

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cousins

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发表于 2015-4-13 17:06 | 只看该作者
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。+ a4 t0 E( E8 A2 B/ A  e/ p
当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。9 V) l# m3 A+ P; [4 y9 o
DQS与时钟在源触发器的地方是同步的。

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雪狼007
呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了  详情 回复 发表于 2015-4-15 11:56
雪狼007
我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？  详情 回复 发表于 2015-4-14 12:42

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雪狼007

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 楼主| 发表于 2015-4-13 17:09 | 只看该作者
shark4685 发表于 2015-4-13 16:54; v# I, [3 e  s) `2 \0 K
问题呢？007
  H3 ^4 g* @3 d6 `3 ~- l
不好意思，刚才没写好就失误发表了
4 ]& ?+ S. O: v/ }3 ^

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雪狼007

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 楼主| 发表于 2015-4-14 12:42 | 只看该作者
cousins 发表于 2015-4-13 17:06' n" E0 e6 Z+ d
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
0 ]/ s" v1 h* U1 v. V6 B当然实际设计过程中DQ，DQS都 ...

5 w2 I3 B, A. c; x* D' s2 _我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？6 l9 G& K# M! Z1 U4 @% U

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雪狼007

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 楼主| 发表于 2015-4-15 11:56 | 只看该作者
cousins 发表于 2015-4-13 17:06
( {$ E/ H* }: l8 i8 {: S同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
$ w* W) K7 i0 b- z6 f9 `9 W1 ]当然实际设计过程中DQ，DQS都 ...

  ?  t& _3 K2 q呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了
- k# K( C) m! A# i- |  P! o" g% E

系统时序基础理论.pdf

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ang629

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发表于 2015-5-21 08:01 来自手机 | 只看该作者
楼主好资料。下来学习一下

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