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EDA365电子工程师网»技术社区 › 电子技术社区 › SI/PI仿真论坛 › 求大神指点DDR3的DQS问题
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[仿真讨论] 求大神指点DDR3的DQS问题

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雪狼007

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发表于 2015-4-13 16:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 雪狼007 于 2015-4-13 16:56 编辑
/ q. P# J' B7 U& J: D7 B+ v* i7 d" g7 }
在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点
; [' ]- V8 k1 g) R$ S在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点
! |- y0 U5 K1 i, ^这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。
; U- E* w0 f1 T: h, H% C, C6 f第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗
4 d: W, i" w$ Z: v3 p3 C还有理解不了源同步的意思，求大神通俗明白的讲解。! j6 a" i# G6 [* W6 z& D! p
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雪狼007

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 楼主| 发表于 2015-4-15 12:01 | 只看该作者
百度到的，换个理解方式，哈哈，终于理解了
" _2 X& R" z# P1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory
2 v" t% U  i5 P* t- ccontroller-〉Memory
- K7 q$ N2 i( z# G; j2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，- B; k/ h3 A2 c; W& N4 m3 U
即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为
5 N: B" j; n7 @center align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对3 N" y* O3 [9 Y$ \
于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。. T0 ?7 _3 Q; U

4 g( ?' k( f! {7 `

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发表于 2015-4-13 16:54 | 只看该作者
问题呢？007

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雪狼007
不好意思，刚才没写好就失误发表了  详情 回复 发表于 2015-4-13 17:09

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cousins

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发表于 2015-4-13 16:55 | 只看该作者
不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。- N  a2 s  y0 _5 T- e
你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。
新年伊始，稳中求胜

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cousins

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发表于 2015-4-13 17:06 | 只看该作者
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
% ]* o6 f/ A- @当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。/ X5 A+ K4 n; P; Y5 q
DQS与时钟在源触发器的地方是同步的。

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雪狼007
呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了  详情 回复 发表于 2015-4-15 11:56
雪狼007
我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？  详情 回复 发表于 2015-4-14 12:42

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雪狼007

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 楼主| 发表于 2015-4-13 17:09 | 只看该作者
shark4685 发表于 2015-4-13 16:546 k9 G+ C( o: Y4 ?5 x7 t& j% a
问题呢？007

6 n5 p1 ^9 v' r( u2 M( A不好意思，刚才没写好就失误发表了7 |: t. o% ~, ]7 n

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雪狼007

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 楼主| 发表于 2015-4-14 12:42 | 只看该作者
cousins 发表于 2015-4-13 17:06& c8 ~& u9 ?! I; }& [% v
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
8 ]2 g. k0 Y; P当然实际设计过程中DQ，DQS都 ...

' X4 [+ R+ O$ D我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？
6 `% U7 z" B/ `+ c  K

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 楼主| 发表于 2015-4-15 11:56 | 只看该作者
cousins 发表于 2015-4-13 17:06
0 H, S# g3 n# O同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。1 I0 E6 M) U% {
当然实际设计过程中DQ，DQS都 ...

# ^, `- V- Z8 I8 h: X' _呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了) a8 G" p1 G) Y1 N/ z, r

系统时序基础理论.pdf

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ang629

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发表于 2015-5-21 08:01 来自手机 | 只看该作者
楼主好资料。下来学习一下

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