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请教DxDesigner如何输出allegro的net list?

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发表于 2012-12-25 09:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请教DxDesigner如何输出allegro的net list?1 Y( K9 R7 B3 b4 y1 U) A2 @0 M5 i1 b
谢谢。
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发表于 2015-3-14 02:04 | 只看该作者
现在设计电路少了,不太常过来了。
2 f9 c5 `+ W8 X* F5 U不知道大家的问题出在什么地方,因为我对allegro不熟,以前用mentor cdb流程比较多,后来因为需要,将 dx 添加属性,走了网表流程到allegro下。当时用的版本是ee2005.
  t' Y0 z$ g0 q$ f需要在原理图符号中具有device,part,ref des,pkg_type 4个属性(level有书写也需要,实际测试貌似可以不用),就可以生成网表导入到allegro,导出时尽量用pcb interface(tools菜单),不容易出问题。
7 T5 p4 n9 g$ E/ @& U1 v' q另:刚刚在ee vx.1与spb 16.6测试,成功,只不过2007后mentor恢复了使用part number而非device作为器件的主要标识符,但若走该流程,device看来还得添上。至少vx.1是这个样子的

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发表于 2015-3-12 13:54 | 只看该作者
braveboys 发表于 2013-1-10 10:30# Z" y& d1 r, J4 Q+ X9 [  P' Q7 y2 @
这个问题我曾经花了几天时间研究,可以用了。最好用create netlist ,这个还可以检查原路图的一些问题,比 ...
9 w2 }+ n! W+ z+ E; W2 s; m2 {, f
这位大哥。能详细介绍下吗。怎样使用DXDESIGNER 的原理图和allegro配。- x7 \9 M/ D3 |5 P% H, Q4 _

点评

看下下面我的回复是否可解决您的问题  详情 回复 发表于 2015-3-14 02:05
我们一路都忘了哭 ......
   告诉自己很幸福 ......

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发表于 2015-10-16 14:52 | 只看该作者
我没有所谓的"Dx to Allegro Op SW"来霉素设计转化为Allegro网络表的特别许可证。请帮助,让我知道有没有什么技巧或任何其他方式来从DxDesigner中快板的网表
/ J" a" B$ v' @9 g$ \

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发表于 2012-12-25 13:23 | 只看该作者
直接导出就可以了呀,里面有ALLEGRO的网表输出的,是TEL后缀的
, }6 C& @" K, }* v

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 楼主| 发表于 2012-12-25 16:16 | 只看该作者
我输出的netlsit内容很少,有很多信息没有,请帮忙看看是什么原因呢?; K( [% B; {; H4 l% M% g, D4 Z4 P% J
$PACKAGES
% r: \7 A  F" H7 ~! m
% r& I6 A/ ?3 X5 ?6 U, m( U ! '' ;  ?6 ]& {+ B7 U: E5 U, m
  v0 s0 D- {8 z$ ]$ D- N9 t
$A_PROPERTIES/ S3 T! n# e# x5 u, ?# z: l

* O# r/ [0 M: C( @'PKG_TYPE' '0402'; ?: n% U3 w0 q4 K/ T
'VALUE' '50'; ?6 H' H* J- s4 Q' {
+ |8 y1 H6 W+ V; m7 m: R7 O0 b
$NETS
2 A1 p( a2 U% d: [; W" }) J' W( f8 X; i+ ~' E
$PINS
" @" y2 {1 ~  O" ?& h1 h

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发表于 2012-12-25 17:21 | 只看该作者
网上邻居 发表于 2012-12-25 16:16
0 _1 O3 r( p: v" I3 T我输出的netlsit内容很少,有很多信息没有,请帮忙看看是什么原因呢?6 z( B% o* {( }( H; K4 h4 ~% p
$PACKAGES

& J: D! ~! L& J$ i  f9 x8 `/ Y+ a哈,这是PCBBBS PROTEL版的版主摸,,,

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 楼主| 发表于 2012-12-26 09:15 | 只看该作者
是啊,小的不才,刚刚开始学dxdesinger,还望赐教

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发表于 2012-12-26 10:00 | 只看该作者
本帖最后由 xiesonny 于 2012-12-26 10:03 编辑 ' t3 T  g* a7 Y% q9 ?1 a, w7 @
网上邻居 发表于 2012-12-25 16:16
# o& ~- e6 i& x) i. G5 d我输出的netlsit内容很少,有很多信息没有,请帮忙看看是什么原因呢?+ e5 e0 z; x  ?* K6 i% @4 V' J
$PACKAGES
- k8 d/ O5 W* I1 Q- d# ]; R
( t9 G3 T# }4 A4 L
输出少什么信息,不会吧。我测试过用DX输出allegro的网表。用allegro导入没有任何问题。
3 H% t; b% E! x1 v, l7 C, @测试如下。
/ r8 n% n& w7 E  q" @   r: `; k  C+ u+ D) }1 ^; R2 A9 M5 [
1 ~0 O6 a5 I# V! _

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发表于 2012-12-26 10:31 | 只看该作者
那样DxDesigner怎样和allegro交互布局呢?

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发表于 2012-12-26 10:33 | 只看该作者
xiesonny 发表于 2012-12-26 10:00
: ^  z9 Q) a# |4 H6 H& u( w9 \& \( E输出少什么信息,不会吧。我测试过用DX输出allegro的网表。用allegro导入没有任何问题。9 D2 d: G0 Q" K& C% P6 P- F1 n
测试如下。/ ^4 Y+ g0 }' ~6 {$ t( B# S( j
...
$ i( }# ?; s) x6 P" G; o2 h
交互方面可以么?
+ Y+ Z) K+ D, _$ a" K: o* A* q

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发表于 2012-12-27 10:52 | 只看该作者
应该要写个什么脚本程序吧,华为就是用DxD做SCH Allegro做PCB的

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 楼主| 发表于 2013-1-1 17:02 | 只看该作者
需要配置什么脚本文件吗?

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发表于 2013-1-10 10:30 来自手机 | 只看该作者
这个问题我曾经花了几天时间研究,可以用了。最好用create netlist ,这个还可以检查原路图的一些问题,比如没有添加pkg_type。用export没这么多意提示,要是缺失属性导入到allegro会有问题
" X: {  _; ~. t2 `! |5 j0 l

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这位大哥。能详细介绍下吗。怎样使用DXDESIGNER 的原理图和allegro配。  详情 回复 发表于 2015-3-12 13:54

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 楼主| 发表于 2013-1-10 15:02 | 只看该作者
楼上哥们能详细介绍下方法吗?

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发表于 2014-1-22 11:12 | 只看该作者
没有哥们分享啊,哎.........
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