关于FPGA中的DDR3设计

kuochiang · 发表于 2015-5-28 13:45

感謝分享~~

zhang164534 · 发表于 2015-6-29 18:55

超級狗发表于 2014-4-8 08:34
1 y; c! C/ I! S# |, g4 W6 u另一篇 Xilinx 7 Series 的技術文檔︰3 X' f/ P: w* h1 b" J }" E5 H
Clock and data rate adaptation between the I/O signals and the ...

版主，关于FPGA的硬件设计有2个问题不明白，还望指教：
问题1 ：使用FPGA外挂DDR2的时候，可否使用通用IO口连接？？（专用的一路DDR接口已经用了，可是还需要外挂2个呀）
问题2 ：查看过很多的XILINX的FPGA硬件电路图，发现其VCCO_#都没有放置小的去耦电容（例如104电容），而是同一个BANK的多个VCCO_#引脚放置一个大电容（例如100uF、50uF等等），难道，这些引脚内部集成了去耦电容吗？？datasheet中怎么没有找到相关容呢？？求指教，多谢论坛大神。。感谢感谢

三羊3 · 发表于 2015-6-30 12:05

非常感谢！

zhang164534 · 发表于 2015-7-4 00:25

zhang164534 发表于 2015-6-29 18:55; K3 F5 B! n- Z8 ^: h
版主，关于FPGA的硬件设计有2个问题不明白，还望指教：+ [* g2 {, I0 p7 Q# `
问题1 ：使用FPGA外挂DDR2的时候，可否使用通用I ...

额，，我说的也不是这个帖子的内容，，只是最近做设计碰到了类似的问题，，伤脑筋呀，，用的片子是Zynq 7000，，

ll00183298 · 发表于 2015-7-21 16:47

感觉好高深

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关于FPGA中的DDR3设计

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