FPGA不能实现逻辑

thinkzero · 发表于 2013-8-13 20:32

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   做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
   针对问题又做了下面测试
   1. 将A管脚置1 .
   2. 不用A管脚，在软件里的unused pin设置里设成输出接地。
   3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
   测试上面的情况A管脚电压任然为2.2V左右。
   为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。

thinkzero · 发表于 2013-8-13 20:34

补充：B管脚所在BANK电压标准1.8v

zgq800712 · 发表于 2013-8-14 08:20

电路图和代码发上来看看。
可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有，谁也不好说。

thinkzero · 发表于 2013-8-14 17:20

zgq800712 发表于 2013-8-14 08:20
- F$ \: Y0 R6 l; k电路图和代码发上来看看。
4 N3 A* q b; M6 o可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。 d. x' \% x& O+ p4 A
什么也没有 ...

代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;
entity test is
port ( clk :in std_logic ;
c ,k_n

ut std_logic);
end test;
architecture test of test is

begin
c<='0';
k_n<='0';
end test;

thinkzero · 发表于 2013-8-14 17:22

thinkzero 发表于 2013-8-14 17:20
) j3 y+ k1 O- ]. E. k- M5 U1 a9 Q: ]1 V代码如下和相应电路截图( _: R3 m, b4 O: U$ y2 U0 L
library ieee;
( C. h R" L; e" s0 a! ause ieee.std_logic_1164.all;

补充下：
管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

zgq800712 · 发表于 2013-8-15 08:46

thinkzero 发表于 2013-8-14 17:22
+ x1 P+ ?. e7 f7 c5 ] `* t补充下：
* T9 ~5 k2 {/ [3 R" r 管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

你那个可能会被优化掉，你看下RTL视图，是不是对的。

thinkzero.rar (237 Bytes, 下载次数: 2)

用我这个verilog试下，和你这个端口名称多一样。
用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。

thinkzero · 发表于 2013-8-15 23:01

zgq800712 发表于 2013-8-15 08:46 ! X! ]8 j0 z9 ]
你那个可能会被优化掉，你看下RTL视图，是不是对的。

首先谢谢zgq800712
你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712 · 发表于 2013-8-16 08:06

thinkzero 发表于 2013-8-15 23:01
& g! p. {9 @" u9 H# b首先谢谢zgq800712
% x( }$ V& E7 i, f 你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
2 J- h9 a& ~+ ]% K- a& f3 j ...

还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero · 发表于 2013-8-19 23:01

zgq800712 发表于 2013-8-16 08:065 J8 t; w* N0 M" @
还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

问题解决：
通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！

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