|
EDA365欢迎您!
您需要 登录 才可以下载或查看,没有帐号?注册
x
各位好:$ e) H. |" `7 C& t5 z! A
才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码,在QUARTUS II 9.1进行编译时报10482错误,提示ROM_DATA未定义,不清楚如何排查故障,请指教。多谢!
! p4 _4 i1 S; P, I2 V" X/ w( w1 f! s* H& g
" m. r' @% i/ G, \ @, I& K# O: C0 l3 h1 y+ {# l
7 O) M3 T) h) m& h. {
% ` u' v: q: v; ] I2 B
, k3 b+ S5 G0 d a$ ] }( L1 |' X% l5 r; t9 U" d' q# X# B7 l6 i. h
LIBRARY IEEE; //调用标准库文件
' I( J8 A) u, x# F9 ?; bUSE IEEE.STD_LOGIC_1164.ALL;, @0 p4 ^) Z5 y. e8 }) r3 I
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
7 Z- [9 `0 J$ |# X) F$ j- oENTITY sinfsq IS
7 ]' Q4 q' u; ^6 g- E PORT( //端口定义
e5 m8 L( ~' P% {3 e8 K2 s4 T clk : IN STD_LOGIC;
+ ? v: S# u+ R5 J/ _3 o dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;/ X9 ?4 {( ^: R" m/ P4 Y1 \
END sinfsq;; A& I0 Z! H" D& r" Y4 N. o4 @
ARCHITECTURE behavior OF sinfsq IS m" k% V5 T% P P6 Z$ B9 m! T2 G( x
COMPONENT sin_rom //声明ROM元件$ ?2 A. ^: k# @1 z
PORT(
/ o, d5 \( w& B9 O4 C8 E; r address : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
. ?. O# V) O$ E) o4 Y2 J! F inclock : IN STD_LOGIC;
) c: `- j* F o q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
' {" ? Q8 H0 b2 EEND COMPONENT;$ x% ]1 k0 {' q) c
SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);! h F8 v4 ~+ _" T* O- U
BEGIN2 d, I3 G, ~ v; x
PROCESS(clk)) J" O' f' O @1 {+ R' n
BEGIN; f& p5 m* d5 X( }. Y
IF clk'EVENT AND clk='1' THEN) Z. S8 r/ \! f4 q3 ]" K
wt<=wt+1;
& H, w) N% H$ m6 Y+ P4 B4 ?5 o END IF;( ^( X2 I9 N% M, w" s
END PROCESS;4 h: ]. \; f; Q( J3 m
u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout); //例化ROM元件
/ k* d9 P" | SEND behavior; v7 [1 y7 T! o; G+ L
|
|