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Error: (vsim-3033)

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发表于 2012-7-28 08:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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大家好!有人知道这是什么问题吗?,我仿真PLL的时候编译通过啦,起动仿真的时候调用(ModelSim-Altera)错误提示如下:
) `+ h+ B0 \! a* }) Y# I6 `9 }, @4 i( F4 S5 V) d  Q4 A" F
# Loading work.PLL_test! X* S  I0 h6 `1 @/ y
# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found./ C9 _7 p* y* L: [- y" Q$ ~7 f  L
#         Region: /PLL_test- Y9 D* V/ N! V1 q
#         Searched libraries:
/ y' h' Y% H: O. g. f7 ?#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
! y5 f5 I; V. m- ~8 g+ m#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
- E, A% c! s$ z- i2 C. T! m/ y/ j! U#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate: r8 G' q' _/ z- C' T3 m; B
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
: o( X8 M0 b: w#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim. c9 z" ~' o0 ^# `. }0 g
#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii1 |( @$ D6 s2 h# E
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
4 U' y5 n6 c3 C- Y' N1 }( `#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
9 @0 y2 v. v4 u#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work. [' z. Y; j( H2 o8 k9 M
# Error loading design
! E7 ~6 m8 r6 p9 g" v( n" @" H# Error: Error loading design
2 [9 k9 Y4 P& T" E* p# a5 I& g#        Pausing macro execution
2 A1 l2 l' {7 d" p7 x# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12
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 楼主| 发表于 2012-7-28 08:59 | 只看该作者
首先自己要给力的顶

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 楼主| 发表于 2012-7-28 11:42 | 只看该作者
hehe 问题搞定啦,自己犯了低级错误,模块名调用错啦。。。

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发表于 2012-7-28 15:50 | 只看该作者
检查一下testbench吧

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 楼主| 发表于 2012-7-28 20:21 | 只看该作者
gn165625076 发表于 2012-7-28 15:50 7 u' w: M- u# o& _
检查一下testbench吧

, O; r  }- {& {1 `/ e* ^4 ~" A; }hehe ,多谢关照,不过小弟已经搞定啦,在仿真理图的时候,在TestBench中调用模块的时候写的外部IO的端口名是错误的,后来改为模块的端口名就OK啦。
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