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使用 UE16 GREEN 版本的时候出现无法高亮VERILOG关键字体的问题,头疼了一早上; d( Q1 Z" K* q( h; h
6 L1 H, W) Q# `0 u+ T
最后本着自己动手丰衣足食的观念,解决了
. v( E& u& i& g3 g5 c1 V4 P# L' \1 m$ h0 O$ j" F, e4 l
发个帖子,希望大家以后不要走弯路。7 e0 G7 d/ ~( q% H# N
& a! ^2 h# V( I, n3 R
UltraEdit是一款功能强大的文本编辑器,可以编辑文字、Hex、ASCII码,可以取代记事本,内建英文单字检查、C++ 及 VB指令突显,可同时编辑多个文件,而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器,但它并不直接支持HDL。6 n2 V7 r- G S
在网上查了资料后,自定义了一个Verilog的环境,现在心得总结如下:
% B+ {$ B. f+ l- E9 S1 \2 M 1:下载Verilog的语法高亮文件。4 p `. Z4 J0 I Q$ K( k: w/ ~4 ~, L5 Q
即可支持相应的语言编辑,关键字将用不同色彩标出。
$ b( `) j. r R7 v 可以到官方网站去下载,包括上百种语法文件,我想应该都能满足大家的需要吧!
0 E3 l9 @( z! ~3 E+ u$ W http://www.ultraedit.com/index.php?name=Content&pa=showpage&pid=40#wordfiles
: T- m! e+ |3 U5 v& r 2:将下载的文件打开存放在WORDFILE 目录下面,这是发现无法添加成功,对比下载的文件和已有的.uew文件,发现时表头 不一样,将下载的表头修改成“/L20"VERILOG" C_LANG”,然后在高级--配置--语法着色上选择相应的语言就可以了) _7 v9 v4 c) ]% \; l( I
# s ?3 N# M! L$ [) J 3:加入折叠功能
9 _1 A- r, v2 V+ r v+ L& d) m 由于Verilog HDL的块一般是以begin和end作为开始和结束的标记,其作用相当于C语言的
: Y( E/ t4 U0 T2 k% y2 Y 大括号。在wordfile.txt的对应语言中添加进如下代码即可:& C: y: O5 W1 ^& h6 I1 q
/Open Fold Strings = "begin""case"
" ~+ E& }3 o' j" w9 x* R /Close Fold Strings = "end""endcase"! F. y2 C" [& V5 H5 H( `
这里除了begin和end可以进行折叠外,另外一对case和endcase同样可以完成折叠,同样的# E! H) ]) h M) [. I% H) J
方法可以添加你需要的折叠标志。& Z# K- z. e, t( h
4:加入自动缩进功能
/ B* A6 `: u& o. N& u* k 同样在wordfile.txt中,有控制自动缩进的语法。所谓自动缩进就是指,输入begin回车,下一行自动加一个tab;输入end,下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如:
0 T5 f( b& e5 ~7 Y% E& W% U /Indent Strings = "begin""case""fork" "if" "else"' }1 B: o" X8 b% P! M2 X; Q, ~/ x
/Unindent Strings = "end""endcase""join" "else"
9 H3 `: I; S6 J3 y 5: 还可以加入其它一些自定义功能,如函数调用功能,大家可以自己摸索。
' h5 ^, N6 V' ]) k 方便大家,做了个压缩包供大家下载。 K) f& o l$ x
9 j" X8 ]' i, g* B包中
. {) o3 H, D! `! Y1 L3 N verilog.uew |
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