求助：关于QuartusII中的时延问题

Jerry_zjnb · 发表于 2011-10-15 20:33

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本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
譬如：
module MyAnd(out,in1,in2);
output out;
input in1,in2;
assign out=in1&in2;
endmodule
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。

但是我自己设置了时延
譬如：
`timescale 1ns/1ns
module MyAnd(out,in1,in2);
output out;
input in1,in2;
assign #20 out=in1&in2;
endmodule
可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
求牛人指教，万分感谢！

Jerry_zjnb · 发表于 2011-10-16 19:01

难道这个板块没人吗？？

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