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本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。+ @, L" F* p3 {" s* C
譬如：
1 A5 {' n; V& K0 Fmodule MyAnd(out,in1,in2);" P3 X3 _" R! P7 [5 m0 g* _: n
output out;
2 Q9 Y; l4 W0 \+ H5 c& w* p input in1,in2;
1 `- K u( {& `/ I% O assign out=in1&in2;
1 q) f4 G+ S& {7 h3 c2 g# lendmodule
1 s v$ I9 x0 y+ y语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。1 h1 D) b" u, y( S. |6 v
1 H0 b* ?5 y2 I) j
但是我自己设置了时延
5 p6 e" f+ R' f譬如：
) j# S/ v; {, U4 b% C`timescale 1ns/1ns
) u% Y4 m- d. U+ ^: Cmodule MyAnd(out,in1,in2);8 \& Q( Z' s) y" D' g: E
output out;1 x* V1 W B# e" j9 t3 \
input in1,in2;2 J B' |0 y! i6 ^- @
assign #20 out=in1&in2;, W4 O- } K" r E
endmodule+ g: J" E" [1 r& Z+ _7 Y6 D
可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
9 \! H% Q6 e( H) f. U) m0 B求牛人指教，万分感谢！ |
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发表于 2011-10-15 20:33
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