|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。# t \- S3 c9 t4 @0 `
譬如：
- }5 o" B5 V- K! t" mmodule MyAnd(out,in1,in2);
5 I7 l' j$ I1 x8 L/ g output out;
0 X6 R' A1 a. v, y, s input in1,in2;
. g! }/ k, C* q% D+ V8 v& @* c assign out=in1&in2;
" u$ _% S* U0 @. }endmodule" S. {2 E8 P: i5 v! y/ r1 \" W1 Z# R
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。
! S( K% Z) {6 w% t0 F6 u: q
0 s h1 J- Y7 F5 {7 T* c) z4 w K但是我自己设置了时延, @7 Y! e8 `+ |# N6 Z8 I
譬如：
% F9 f' A; u! V( M8 f& B0 k E`timescale 1ns/1ns; m) r9 I9 G0 V
module MyAnd(out,in1,in2);) P+ p4 J7 ]$ h- W
output out;' C' z% P+ w8 [& f8 R E; r
input in1,in2;
: `3 g% [. _8 z- r6 p. u assign #20 out=in1&in2;
6 ~9 Y0 m3 y3 fendmodule: g* U% J$ U m4 y- g5 T# W
可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
" b' Q/ y Y3 Q求牛人指教，万分感谢！ |
|
/1 
发表于 2011-10-15 20:33
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！
楼主