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FPGA内信号等长，怎么加约束？

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cuizehan

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发表于 2010-9-26 10:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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现在有一组输入，我希望从IPAD到第一级寄存器之间的长度尽可能相等。' }: ^" M. W; z2 w/ r% t4 o

8 _/ D- D6 ?" Z6 E# F  _. r4 ~. P请问该怎么加约束？
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