本站微信 收藏本站 设为首页
 找回密码
 注册

QQ登录

只需一步，快速开始

扫一扫，访问微社区

巢课
电巢直播8月计划
EDA365电子工程师网»技术社区 › 电子技术社区 › FPGA/ASIC/CPLD论坛 › 用过xilinx pcie IP的请进来
返回列表 发新帖
查看: 1321|回复: 0
打印 上一主题 下一主题

用过xilinx pcie IP的请进来

[复制链接]
cuizehan

17

主题

48

帖子

-8915

积分

未知游客(0)

积分
-8915
跳转到指定楼层
1#
发表于 2010-8-22 12:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您！

您需要 登录 才可以下载或查看，没有帐号？注册

x
我现在在做DMA的时候遇到一个问题。' Z* j+ D' ~1 _* y& I
& y9 W/ U; l! i8 x
发现构造的FPGA构造的memory write requeset TLP可以写进PCIe核，可以看到trn_tbuf_av不断的减小。7 }" K/ _* c  k8 ]& h6 K, @' v

& H; m' [' ~# p' A# k但是减小到0之后，在0和1之间震荡几次，就一直为0了，也就是TLP一直存在PCIe核的缓冲区里，并没有发出去。
3 @+ t! ^3 E  h0 n2 {" h. J! [1 y- u* S. m& j, W, _! K# I& R" a
bus_master_enable为1，应该可以发送memory write requeset TLP的啊。
7 ?' |, u6 [4 ~1 {' ]# R; J. S* R% G
# y2 w% u8 L+ W谁知道这是哪的原因？
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持！支持！ 反对！反对！

下载资料威望不够？点击查看获取威望的N种方法>>
回复

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2024-11-24 14:09 , Processed in 0.070574 second(s), 33 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表