【求助】这样的verilog语句为什么不行？

baibingwei · 发表于 2010-3-21 16:53

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

在quartus中写如下的代码：
module test(go,out);
input go;
output out;
wire out;
reg out1;
assign out=out1;
always @(negedge go)
begin
out1=1'b1;
#10 out1=1'b0;
end
endmodule
然后新建波形测试文件，设置go信号为几个方波，按道理说，out应该有变化，但是仿真结果，out没有任何变化。本人初学，各位高手帮忙啊。。。。