高速电平转换电路

chenqinte · 发表于 2009-4-11 18:48

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我将CML信号通过差分线交流耦合成LCPECL信号,CML驱动端接50ohms的上拉电阻,差分线Z0=50ohms,输入端接4个电阻,分别是82,82,130,130,来控制输入端的电平.差分线上还串接0.1Uf的电容,结果仿真出来的结果很差,不知道应该怎么修改

liqiangln · 发表于 2009-4-12 00:35

你把CML段的50ohm去掉试试
还有就是你端接电阻的摆放位置，你仔细研究一下，看是否正确？

chenqinte · 发表于 2009-4-12 10:39

你把CML段的50ohm去掉试试,什么意识,差分线和上拉电阻的阻抗都不能去掉的吧.上拉电阻有调节电平的作用,所以要放在源端

chenqinte · 发表于 2009-4-12 11:02

本帖最后由 chenqinte 于 2009-4-13 08:58 编辑

你看我这么画可以吗，后面100ohms和连线应该没有的。我采用了右上角这种方法

liqiangln · 发表于 2009-4-12 12:38

你把CML段的50ohm去掉试试,什么意识,差分线和上拉电阻的阻抗都不能去掉的吧.上拉电阻有调节电平的作用,所以要放在源端
liqiangln: CML 在输出的时候内部集成50欧姆了，没必要再外部再加50欧姆的电阻，这样输出阻抗变小了。

chenqinte · 发表于 2009-4-12 20:57

这样的话，仿真出来就完全不行了，振铃很严重

chenqinte · 发表于 2009-4-12 21:54

本帖最后由 chenqinte 于 2009-4-13 08:40 编辑

我把我的仿真结果给大家看看
频率是2.5g，这样的结果可以接受吗

chenqinte · 发表于 2009-4-13 11:22

我的电路是按照资料画的，不过各个元件实现什么样的功能我就不知道了，可以的话尅我分析下

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