【原创】按这套流程进行DDR3&DDR4&DDR5设计和仿真

admin · 发表于 2019-9-27 15:52

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编者注：这个功能是ADS2019 update1里面才具有的功能。小编非常喜欢这个功能，因为这个功能把仿真软件和测试设备的优势结合在了一起。通过仿真发现和避免一些设计的问题。

在刚刚过去的Designcon2019 会议上， Keysight发布了ADS2019U1版本的新功能memory designer。新功能使开发人员能够轻松地完成DDR仿真所需的设置，并将仿真数据进行一致性测试分析, 从而减少了完成产品开发工作所需的时间。

DDR的设计挑战
. j+ f, n1 U* D& S/ t

我们通过以下案例来看一个常规的DDR 仿真需要完成那些设置：

这是一款Xilinx的FPGAdemo板设计。在本案例中, 所有 4颗DRAM 都直接焊接在 PCB 上。假定我们需要仿真每个DRAM上两字节通道 (dq0-dq15 和 dqs0-dqs1) 的写入周期。仿真中还包括两条地址线 (a0 和 a1) 和一个时钟信号 (ck0)。地址和时钟信号连接所有四个DRAM。

要完成这样的仿真，按照常规的流程，我们需要通过电磁场仿真器抽取PCB上以上所有网络的频域模型。如果考虑电源分配网络对信号质量的影响，那在抽取时也应包含电源与地平面的频域模型。这样，需要抽取的PCB网络端口数超过170个。
抽取完成后，设计者需要设置主控芯片和DRAM 芯片模型参数。这些芯片模型一般来自芯片厂家的IBIS文件。仿真中用到的每个芯片管脚都需要从模型文件中选出并进行相应配置。这些必要的配置包括封装参数，子模型选择，发送端数据速率及码型，IBIS corner等。在很多设计中，设计者还需要对芯片参数进行优化扫描，以获取最优的参数组合。
芯片模型设置完成后，下一步是将芯片管脚与抽取的PCB 模型端口进行连接。在端口数目非常多时，逐个连接每个端口会是一个非常繁琐的过程，并且容易出错。
连接完成的仿真电路图如下图所示：

电路连接完成后，还需设置需要的测量项。DDR3包括之前的规范要求的测量项主要是电平和时序相关的测量。这些测量项通常通过Transient仿真若干个比特波形即可获得。DDR4的规范中，增加了BER=1E-16条件下的眼图裕量要求，这一要求通过Transient仿真无法满足，需要基于统计算法的眼图分析才能完成。
通过以上案例可以看到，随着新的规范不断推出, ddr 内存设计变得越来越复杂, 仿真和测试配置也变得越来越繁琐，工程师往往需要花数小时的时间完成仿真所需的设置。复杂性增加,使得将仿真和测试数据关联变得更加困难, 从而降低了对设计的信心,延长了故障排除周期, 并错过了交付计划。
ADS memory designer 连接仿真和测试工作流, 通过新的工作流程实现了PCB模型的快速抽取，芯片模型的快速配置，PCB与芯片的自动连接及一致性测试。这一流程将仿真所需的设置时间从小时降到分钟级，更容易避免设置出错，提高了设计效率。

2. Memory designer的设计流程
2.1.PCB通道的模型获得
Memory designer推荐由ADS自带的电磁场求解器SIPro提取的PCB模型。SIPro提供了DDR setup向导，选取DDR仿真所需的DQ,DQS, Command/Address, Power/Ground Net，设置端口，仿真频段等所有工作都可以自动完成。

Memory designer不仅支持PCB 版图抽取的频域模型，也支持S参数模型和ADS传输线模型，可用于Pre-layout设计中。

2.2.主控芯片与Memory芯片的设置
Memory designer支持芯片IBIS模型（包括package模型），也支持DRAM module的EBD模型。在芯片侧设置中，软件可以根据IBIS模型信号类型对pin进行自动分组，并可与SIPro提取PCB模型端口进行关联。
主控芯片端的设置如下：

Memory端的设置如下：

2.3.主控芯片->CB->Memory芯片的连接
Memory designer可以用总线的形式，根据芯片和PCB 的信号ID自动匹配连接：

连接好的电路图如下图所示：

2.4.仿真测量项的设置
Memory Designer的仿真测量项通过Memory Probe元件进行设置。 Memory Probe内置了DDR规范定义的所有测量项，使用者在可在界面中直接选择所需测量项。

Memory Designer支持Transient分析和基于统计方法的DDR BUS分析两种仿真模式。与传统的Transient分析相比，基于统计方法的DDR BUS分析通过通道的冲击响应构造的眼图，理论上等效于无限长不重复的比特序列生成的眼图，它具有以下特点：
? 统计眼图计算和BER分析
? 支持发送和接收端均衡
? 考虑上升沿与下降沿的不对称
? 支持批处理仿真和实验设计（DOE）分析

DDR BUS分析的统计眼图，紫色为BER=1E-16的等高线：

3.一致性（Compliance）测试
过去, 在产品生产前，设计工程师可以使用EDA 供应商提供的一致性仿真工具对电路设计进行仿真。在产品生产后，测试工程师可以使用测试测量仪器供应商提供的一致性测试工具对产品进行测试。然而，由于这两种供应商独立开发自己的一致性工具，在实现方法上会存在微妙差异。其结果，导致了以下可能：在设计阶段通过了一致性测试的产品在原型机制造出来后却无法通过一致性测试，需要花费时间和成本进行重新设计。
Memory designer的DDR4 一致性测试利用了Keysight Infiniium示波器上使用的一致性测试工具。工程师不用手动开启Infiniiumpc版分析软件，ADS可以在后台自动将仿真的数据结果传递给Infiniium，由后者完成测试并生成测试报告。

4.对DDR5的支持
DDR5的协议规范目前仍在制定中。与DDR4相比， DDR5会更多的借鉴SERDES总线中的均衡技术。目前的提案中，可能的均衡方式包括发送端包含3tap的de-emphasis，接收端AGC+4tap DFE均衡。
DDR5的均衡技术

Memory designer的发送和接收模型均已支持均衡相关的设置。在规划中，未来也将支持使用单端IBISAMI模型仿真芯片的均衡行为。

如果想要下载本文介绍的流程，可以在如下链接中去下载，或者点击阅读原文：

http://www.insight-china.cn/conference/Admin/Attender/NewAppRegister?No=4425&CityID=1261&LiveShowUrl=

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