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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑
( u y1 J) u1 F; Q0 x: A2 Y! M
& t* T# j' j( m4 a1 E6 O' i6 @1、安装好allegro 16.6转PADS VX2.3
" [2 z5 T" ]; G2、添加以下用户变量1 I, N- L( Y; S6 K
变量名:AEX_BIN_ROOT* z* g# z( c# \
值: PADS软件中translators软件的bin目录路径
+ J0 H& P0 Y" Q! P. }变量名:AEX_ENABLE_JOBPREFS_LAYER_FIX7 F) t6 _1 Z ^$ U& j. N& ?# y
值: 1 , S( p% m; m& ]4 a% J1 {7 r
变量名:Home
1 K2 S2 {( M, e3 [. V! S* n) `值:Cadence软件的pcbenv文件夹所在目录的路径4 \, l+ m( r5 ~6 w' K$ l5 h8 T! ~4 F
3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面 ) M5 w. L9 f- Z. {1 U4 C
4、打开要转换的文件,选择allegro PCB editor XL版本及以上版本,在Allegro软件的Setup下的user preferences Editor 中的Skill选项里,在telskill选项中打√ , 这时软件会弹出一个对话框,不用理会,关闭就是* x! X$ |4 s" e% Q: F: ~( H/ e7 T
5、command命令栏中输入skill load "dfl_main.il",回车后,会看到返回T。 注意,输入时,引号不能少,load和引号间是有空格的
* c' ~3 s$ e- T1 D" H4 s* e以上步骤是copy来的,以下是我遇到的情况和解决办法:
* |$ b8 @! N. a5 v第5步出现:
/ j8 }" n% ]+ F( G3 Q8 CE- *Error* load: can't access file - "dfl_main.il", {" @- A# ~8 Y' f( E2 K9 Q
What!这是什么鬼,完全按步骤来的啊
- T1 }/ F3 l1 |0 @' x5 O% W) T( Y I& L好吧,继续查找原因$ ^. L6 |" b) l; ]% t! {
发现在pcbenv文件夹下还有一个pcbenv文件夹% y4 ~8 l/ k! o# Q2 ]7 t+ L
: U( W: T+ S; {9 I
猜测是文件指向的问题,于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下' T, O0 @/ C, f6 d
重新运行skill load “dfl_main.il”1 B" C( ]% N- Y" u1 W6 W, y
这下子就OK了,然后main out9 n9 P7 Q( v; q3 p# _
弹出
/ M. U8 C2 Q* p9 p
: @) y W) }2 v! [怎么和网上的步骤不一样啊?不管,先转再说,转完后看到Done了& V' E; V5 |, [0 E8 Q# g
( V, P! w% |* ~; V" @4 H: i2 t' l好了,这下打开allegro Designs Translator,开始转PADS: A7 L* h; s' L( L: v
+ Q2 e" u1 l6 D
竟然又出现错误->>
( z3 I: T [ r1 @( k
- L* D) l" L: \% D
好吧查看下文件LayoutDB.dfl,记事本打开,发现有错误2 y: u* m, d1 } d9 K
1 \- B4 i, q _& A
猜测是brd文件本身存在DRC错误,于是换一个简单点的没有错误的文件试下。! P* F B: Y0 f
这次用的是allegro自带的文件% l2 U H L# u7 ^. s
1 P3 k! l: f, i' U: q
继续,这下竟然可以了-->>; e9 f5 t! }* _( W1 z
/ u! C6 c0 K5 B$ b/ J2 I# P
转换完后,文件夹下出现design_1529488404.pcb
5 z8 B/ w5 S$ z1 w3 w# J+ V
1 u, O7 U) ]* i
用PADS打开,成功了
( Z/ f5 W3 x; f
" h5 m, w" K( }* R1 X+ D0 u+ Y" g
至此,转换完成!1 G- E; d5 E' o9 V5 F
2 U# T+ r0 X* l! r
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