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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑
5 S3 a# m( y3 `# j7 |& z: U) } f+ { i$ _8 |% t- h4 m
1、安装好allegro 16.6转PADS VX2.3' H% t" i# ]0 T4 x
2、添加以下用户变量, x- ~* h& u; P! _- p1 c
变量名：AEX_BIN_ROOT
$ }# D8 \9 Z- f1 i! N值： PADS软件中translators软件的bin目录路径
1 ^- E2 W: L% S+ x5 J7 h变量名：AEX_ENABLE_JOBPREFS_LAYER_FIX
( \% W! v8 g* X; ^值： 1 # C: S. R; V& t5 \1 C
变量名：Home
( d T; F m6 S s2 C值：Cadence软件的pcbenv文件夹所在目录的路径) \; ^* V, N) ^2 c: v, q7 I$ C
3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面 & l7 G7 ~( a( t0 [
4、打开要转换的文件，选择allegro PCB editor XL版本及以上版本，在Allegro软件的Setup下的user preferences Editor 中的Skill选项里，在telskill选项中打√ , 这时软件会弹出一个对话框，不用理会，关闭就是
) u& A, M2 b# @5、command命令栏中输入skill load "dfl_main.il",回车后，会看到返回T。 注意，输入时，引号不能少，load和引号间是有空格的# I# ~( L2 B- q4 J2 k8 r
以上步骤是copy来的，以下是我遇到的情况和解决办法：, s) h9 S6 I3 |, b6 E
第5步出现：( \- {8 q; q0 ^- U. p0 B; T
E- *Error* load: can't access file - "dfl_main.il"2 p' O) g- T: R
What！这是什么鬼，完全按步骤来的啊- Q. ^9 L4 C5 M+ w% K2 ?1 K0 q" L
好吧，继续查找原因5 _ J* l# X# ]$ g
发现在pcbenv文件夹下还有一个pcbenv文件夹& r7 F q2 \# G% m' \2 n [* e* [1 d# @9 X
) ]& z% u4 [1 I% f, |4 [
猜测是文件指向的问题，于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下
/ k B9 \* F% V4 V重新运行skill load “dfl_main.il”
. y* P3 B& n5 |, A g这下子就OK了，然后main out2 n# _8 S5 q8 N( ]0 K V1 X* ~( u
弹出
7 H4 @2 h3 C& D- G& h1 b- }3 Z
4 w. r. h! V" x; ~* ]7 B怎么和网上的步骤不一样啊？不管，先转再说，转完后看到Done了
8 R7 I$ g3 F) a! c& t8 p+ Y9 Q. Z* ]
- o$ O# }% ~3 Z+ S6 T2 e好了，这下打开allegro Designs Translator，开始转PADS* Y/ J0 g% p! m" c. g6 `7 N! J) B
& o8 n: ~5 q" d' L- I: ~
竟然又出现错误->>% h/ [& u6 D' \$ N, I
4 {9 l1 `8 N1 p5 c: d
好吧查看下文件LayoutDB.dfl，记事本打开，发现有错误- h3 }5 t- ]: A/ @6 A# s
& O0 R% Z8 G H+ }
猜测是brd文件本身存在DRC错误，于是换一个简单点的没有错误的文件试下。
| Z/ |1 t# X4 e, Y这次用的是allegro自带的文件
$ x1 e$ e/ I7 j) L9 `
( |# G) {. L3 H
继续，这下竟然可以了-->>" E8 e1 z# N/ Z* N
* J& Y3 U* _, R2 t+ Z转换完后，文件夹下出现design_1529488404.pcb6 ^. H+ | q: ^
; A& b0 z* O% J# c3 N用PADS打开，成功了
4 | S# ~% |4 z3 |) l
n& h5 L- ?1 V- Y$ [至此，转换完成！
: _2 z6 i# A) ?" t1 ?1 A
! ]7 _- a# U7 ?7 q |
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发表于 2018-6-20 17:27
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