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Allegro Design Authoring 原理图工具特色:
}- S( f6 w# p3 p$ l1、完全层次化的设计方法
4 M F. h1 K# |% Y4 G' i1 E9 z2、多视点（多个窗口显示相同或者不同的电路）( `9 w; x- x2 l* Z2 i$ l
3、组件浏览和实体元件选择（具有过滤功能的物理元件列表）
% o) @. Y7 y5 K1 b+ p+ J( E4、项目管理器（统一流程管理，工具的运行设置）! i& i) N$ k2 X
5、层次管理器（结构管理）
0 t& N( B4 _9 t' |& T. x- N6、直接从原理图生成层次化的VHDL和VERILOG网表格式* p8 N3 {+ s! A# u
7、Cadence SKILL 程序语言扩展支持
# B4 K; l- ^2 B8、所有的Allegro PCB Editor产品可以交互设计与交互高亮显示; }1 }! R- a; e
9、优化算法保证最少的元件使用
" }8 o1 H; J7 z" @10、通过附加工具交互式的来保证原理图与版图的同步7 N4 p b0 u* x( Y% P% J1 W' |- a/ l
11、生成标准报告,包括自定制的料单: v+ u' o. F# x( f4 y
12、TTL, CMOS, ECL, Memory, PLD, GaAs, Interface 和 VLSI 库( T$ A5 L3 G9 @ h* s$ U
13、ANSI/IEEE以及常用符号2 }6 ?- S/ f, L& f" ?7 ?4 c
EDIF 原理图与网表接口特性:$ x% Q- r6 e& t+ z Q5 c
1、支持EDIF 3.0.0标准
4 ]$ b! p/ H( c) a2、支持平坦化和层次化设计 T( R- ?* u8 r2 V4 |2 d0 ]9 Q
3、所有SYMBOL库的转化# r, q$ R& T! i: o6 W
4、支持的器件，PIN和对应的MAPPING |
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发表于 2018-6-6 21:57
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发表于 2018-6-7 10:54
楼主
