找回密码
 注册

QQ登录

只需一步,快速开始

扫一扫,访问微社区

巢课
电巢直播8月计划
查看: 22|回复: 0
打印 上一主题 下一主题

Cadence16.X中Verilog file如何支持Pspice仿真

[复制链接]

1

主题

2

帖子

31

积分

二级会员(20)

Rank: 2Rank: 2

积分
31
跳转到指定楼层
1#
发表于 2018-6-3 10:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

您需要 登录 才可以下载或查看,没有帐号?注册

x
目的:设计了一个驱动控制电路(包含了触发逻辑功能,较复杂),打算用Cadence-Pspice仿真;& K' W5 \$ [- A
方法:驱动和实现通过分立器件(电阻、电容、电感、MOS管、隔离驱动IC等搭建),逻辑触发功能打算通过编写的Verilog代码去实现(如果用数字电路的话,太复杂了);
/ V3 s" f$ T  j( v- i+ J9 I
8 c9 ]: k7 u8 v7 ^

' b' Q0 |" _  p1 Q目前问题:不知道如何通过Cadence新建的Verilog file,实现生成.lib库文件(.olb符号库文件已经会生成了);
& o( r" t# O. {6 R
) u( {, X4 Q4 T8 ~4 w

0 K* I2 `7 {# A- ]6 U其他问题:基于Cadence这类硬件仿真的电路,有其他较为简单的方法去实现Verilog(或VHDL、或C/C++等)与硬件电路的联合仿真吗?0 [$ ~+ b$ _7 ?: {
0 S) X4 M3 o* E0 s1 E; U, L* g
. V, Q, q* ~4 F! Q* ^4 W
当然也有比较强力的办法:自己已经知道触发逻辑的功能,按照IBIS、Pspice的规范,自己编写相关的模型,这个办法肯定是可以的,不过难度挺高。
7 c& b8 O8 ?: ?0 D. A% z* O9 T; C. u8 Z: O
7 G. K; \8 s! u# ]# n
求大神指导指导,谢谢。
8 p6 q6 S: ]. i3 w) s/ M
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持!支持! 反对!反对!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2024-11-21 17:57 , Processed in 0.073045 second(s), 33 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表