Ken的博客系列之五 | 千兆位串行链路接口的SI方法

Cadence_CPG_Mkt · 发表于 2018-3-9 10:32

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▍随着电子行业技术的发展，特别是在传输接口方面，从PCI到PCI Express、从ATA到SATA、从并行ADC接口到JESD204、从RIO到Serial RIO等等，无一都证明了传统并行接口的速度已经达到瓶颈，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，诸如PCI Express®（PCIe®）Gen4等串行链路接口的数据传输率将达到双位千兆级传输速率。由此，器件建模、互连建模和分析方法必须不断发展，以应对不断减小的设计余量和当今工程师面临的更具挑战的合规标准。本系列文章将从各方面深入分析探讨，为了降低风险并优化设计，将分析尽可能地推向上游至关重要，以实现权衡、可行性研究、元件选择和约束获取。

高效的互连提取

一旦物理layout完成（或者至少串行链路差分对的布线完成），就可以进行布局后验证。需要决定使用多大的带宽进行模型提取。为了评估这一点，需要考虑通过链路传递的信号。 PCI Express Gen 4的规格是指上升时间约为22ps，测量值为10%至90%。将上升时间与信号带宽相关联的经典表达式是：

BW (GHz) =350 / Trise (ps)

对于PCI Express Gen 4来说，我们首先考虑的是至少16 GHz的信号带宽，并且如果考虑均衡因素可能会更高。大多数工程师会坚持数倍于数据速率的最小带宽，这样就处于30至50 GHz的范围内。因此，为了精确，需要全波3D电磁场求解器，特别是针对复杂的非平面结构（如耦合过孔）。所以最初的倾向是为这些类型的串行链路部署全波三维提取技术。

问题在于计算的时间。正如前面所讨论的那样，在设计过程中，详细的互连提取的关键在布线后。而设计周期的最后通常是最具时间挑战性的，因为需要长时间的计算。尽管从精确的角度来看复杂过孔结构需要3D全波方法，但是对于长而均匀的传输线，如PCB中的走线，就计算得太慢了。对于这些结构来说，快速2D方法运行效果还可以，所以在提取引擎方面存在一个基本冲突。

最有效的技术是将两种方法结合起来，为您提供“全方位的需求”，同时将更快、更简单的方法部署到长而均匀的传输线结构中。这通常被称为“切割和缝合”方法，其中根据所发现的特定互连结构，将要提取的整个互连结构分解成不同的区域。具有3D结构的区域，如过孔，被标记为全波引擎解决方案，而具有长而均匀传输线的区域用2D技术解决。