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Verilog中module之间连线问题

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发表于 2018-2-5 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请各位前辈解答一下,为什么在连线时rst_n前有个感叹号?我老感觉是写错了,但是compile时也没报错,谢谢!
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 楼主| 发表于 2018-2-5 15:08 | 只看该作者
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发表于 2018-2-10 09:28 | 只看该作者
取反  高电平有效

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发表于 2018-2-10 16:06 | 只看该作者
对RST_N取反, 是一种条件的判断, 建议你看一下  Verilog语法
* P2 ^1 ^# v" B0 C9 G" g! E

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发表于 2018-3-14 16:25 | 只看该作者
学习一下,谢谢!
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