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本帖最后由 Cadence_CPG_Mkt 于 2018-1-9 10:35 编辑
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背钻的发展历程
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15年来，在很多电子设计中处理5Gbps或更高频率的高速接口布线已越来越常见。在信号过孔上存在Stub的情况下，高速信号换层将会对信号完整性产生巨大影响。总的来说，这些短截线会造成阻抗不连续和信号反射，严重影响有效数据传输速率的提升。 / Y3 Z' Z* ^/ X) j2 |1 g% g
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如何消除电子短截线？
5 S: `+ k4 M+ i9 m, ?/ a7 Y使用一种称之为背钻的制板工艺，有时也被称为控制深度过孔。 做好规化和控制，保证高速信号走在特定的布线层，以此来减小Stub的影响。 用盲埋孔和微孔技术来布高速信号，这种方案可以解决一些局限和担忧，但会增加制造成本，而且压接连接器的管脚仍需用背钻技术来消除Stub。
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早些年，制造商会根据关键网络列表，识别使用背钻的地方并做适当的调整。
5 B0 z7 `, J9 w7 ]在设计中引入背钻过程，有时对管理来说是个噩梦，需要与制造商更紧密合作。制造商会移除尽可能多的指定高速信号的短截线，根据增加的背钻尺寸调整每个背钻位置的特性、验证铜间距，来维持设计完整性。 & h3 P# D5 T7 `: ^
为了让设计数据传递更顺畅，在Allegro15.7中，早已为简化制造端的数据处理打下了稳固的基石。 , u" @# V# k; |1 K
作为曾经的客户，2005年底，我曾是Allegro PCB Designer 15.7 Beta测试团队的一员。我很高兴见证/测试了Allegro新的背钻解决方案。通过允许设计人员标识需背钻的网络，基于器件和引脚的属性分析并识别背钻位置等功能，使Allegro更上一层楼。需背钻的位置包含在背钻报告中，标有特殊的背钻符号，生成用于生产的NCDrill文件。即使有了这些提升，但仍然存在人为确保一致性的步骤（支持背钻位置有多种焊盘，手动设置背钻禁止区，允许制造商调整背钻尺寸）。
% Y9 @2 i$ w* E+ l, B9 q1 Z2 r/ E随着时间的推移，可以清楚地认识到未来的增强将会改进这个流程，会提供分析设计并且调整背钻位置特性的功能，同时生成完整的制造数据包来实现流水化制造。 3 {2 m/ J3 u9 t$ w8 m
Cadence与制造商和客户合作，调整了现有的解决方案，除了制造商移除大部分后处理步骤，还增强了几个区域的工具来支持背钻流程。作为一位产品工程师，我能够根据我自己之前作为客户的经历、并搜集客户们的反馈来调整这些功能。 . w9 ^6 T& i k1 K
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- 基于参数的设计层焊盘更新建成了背钻分析
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Show element指令可以报告在背钻位置引脚/过孔的背钻数据 基于在焊盘定义的背钻数据，现在在钻孔图例和制造NCDrill文件中报告真实的背钻尺寸/ m2 u0 J5 [, ^# u9 L
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Backdrill Legends现在报告不能切割层、深度和制造短截线信息 画出跨区域细节，现在报告背钻跨度 在背钻过程中识别全部的测试点
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9 Z2 Y/ T$ W0 n) d6 d8 v7 ]" a在背钻位置没有测试点或增加测试点之外的钻孔
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提升后的背钻解决方案解决了所有的疑惑点，消除了由于引入背钻所带来的担心。不再增加制造商的一次性工程费用(NRE)，不再增加关于引入不同过孔和叠加技术的成本。可以传递给制造商一个更完整的制造数据包，其中包含IPC-D-356和IPC-2581中的背钻数据信息，以及用于传达背钻意图的完整文档。
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; l d. j$ l s欢迎您的评论！ 9 Q6 B$ s( n- B9 r7 ]+ a7 w
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。 4 @6 I* A, n. y1 g7 X
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发表于 2018-1-9 10:33
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