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EDA365电子工程师网»技术社区 › 电子技术社区 › PADS论坛 › pads中PCB元件重叠为何有时候会报错，有时不会？
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pads中PCB元件重叠为何有时候会报错，有时不会？

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qinghuiguyun

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发表于 2017-8-17 16:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    使用PADS LAYOUT设计PCB时，其中一块PCB把元件重叠在一起，最后设计检验的时候不会报错；但在另一块PCB设计文件中，元件重叠在一起，最后设计检验却会报错，不知道是怎么回事8 d: P1 a( L3 H* W- R
    两份文件设计规则完全相同，叠层相同，option设置相同；
: T. k8 C4 H  z5 b1 u7 l+ b% A
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发表于 2017-9-9 15:25 | 只看该作者
是不是验证设计里面的安全间距设置里面一个设了检查元件和元件之间的距离，一个没有设置

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