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请教大家一个关于Protel 设计规则的问题

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发表于 2008-11-30 21:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我画完原理图后,生成网络表,在PCB中导入网络表布局的时候发现这样的问题:两个器件分别放在底层和顶层,但是要重叠放,这样为什么显示绿色的呢?并且进行DRC检查是出现这样的错误:
$ ~3 U* }! ], _Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%2 t  ?8 U; u7 f
     Subnet : JP3-8    0 q6 }, L5 [" ?* i
     Subnet : U1-2     
. o  _* P% x1 R& n   Violation         Net P1.0   is broken into 2 sub-nets. Routed To 0.00%; N8 s, ^% H( w* C6 f* O2 N
     Subnet : JP3-7    * _3 [( ?- W) G, @4 s
     Subnet : U1-1     / C: Y6 w; U1 `$ ?  \/ O* D
   Violation         Net P0.4   is broken into 2 sub-nets. Routed To 0.00%3 S7 `% D: M8 D: f
     Subnet : JP2-10   7 Z- C7 z( b4 L9 ~( @; I# p% c
     Subnet : U1-35   
" ?" z9 U1 n: W+ I4 H5 G, _: {+ ~   Violation         Net P0.3   is broken into 2 sub-nets. Routed To 0.00%9 J9 p$ _. m  p6 e; O
     Subnet : JP2-8    $ w  s( A1 {+ H9 \8 u" @
     Subnet : U1-36    9 A5 S6 }. }! G) [2 L
   Violation         Net P0.2   is broken into 2 sub-nets. Routed To 0.00%1 G7 O9 c" t& y0 q3 u$ E9 s
     Subnet : JP2-6    ' D+ f) p: I) x6 {! y; r+ [7 l7 e
     Subnet : U1-37   
: v+ T$ ?, w; G: m) M   Violation         Net P0.1   is broken into 2 sub-nets. Routed To 0.00%
( q3 P2 M; v6 q) J& w     Subnet : JP2-4   
5 e# {$ p9 R$ H2 b: b! H+ K1 }     Subnet : U1-38    & f/ m7 v1 T% N5 y
   Violation         Net P0.0   is broken into 2 sub-nets. Routed To 0.00%  g8 X* ?* ~9 {* f$ ^4 u
     Subnet : JP2-2    ; W4 H- E! A5 v' `3 S6 U
     Subnet : U1-39    7 {9 c& I0 `, B! Z+ ^
   Violation         Net NetY1_2   is broken into 3 sub-nets. Routed To 0.00%( G: p# u1 I2 |  s1 w( Z4 W8 T. e
     Subnet : U1-18    $ `' M9 `' b8 o
     Subnet : Y1-2  
8 ]- @1 U1 i2 S) M5 c: x0 u5 X请问这是什么原因啊?需要进行什么设置?谢谢!
* S" {7 N4 ]: [图片在附图中:" N+ X9 P5 H0 G/ \' @$ `0 a
Y1,SW5,SW6,U1在底层,u1在底层,这样画为什么会出现绿色呢?请不吝赐教,谢谢!

dianlu.JPG (31.11 KB, 下载次数: 8)

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发表于 2008-12-1 08:19 | 只看该作者
问题1:你的某网络被分成了两部分(好奇怪哦,怎么都是两部分)
( I$ R2 \- B# S# y       也即,该网络有个引脚没被连上!
0 h) a9 E; k, x5 ~" A问题2:你的元件怎么能重叠放呢!有安全间距的呀!!

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发表于 2008-12-1 10:21 | 只看该作者
Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
6 B) \6 }  ?8 J8 b+ H% x8 O    Subnet : JP3-8   
1 m5 C4 d+ k' @# L" `" z    Subnet : U1-2     1 X2 t  T" c: N7 p0 o& i6 ?
诸如之类的错误是因为还没有布线
  p6 v$ R9 J( o1 R1 H# S: ]
& ?$ f  ]; q2 C$ y2 z在design rules设置中找到component clearance 去掉对号,即在规则检查时不对它进行检查即可在顶底层同一位置放置元件

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发表于 2008-12-1 10:35 | 只看该作者
原帖由 lhhuan 于 2008-12-1 10:21 发表 $ c8 k. M: d7 R! U  f% c
Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%0 r9 M: ^; _8 C
    Subnet : JP3-8    4 }- I3 N' k$ Z
    Subnet : U1-2     
5 V) N0 w# `8 `# }诸如之类的错误是因为还没有布线
% m0 C( N. A, B$ ~' p9 e9 J) K7 d
, `5 r! {7 F  b3 O- b2 C" x9 R2 ~在design rules设置中找到component clearance 去 ...
8 _  W: m& n- s7 u
你的第一点我同意,但是第二点“在design rules设置中找到component clearance 去 ... ”我不同意:
4 U  x! F- k8 x如他上传的图,几个器件都是直插式的,当然不允许重叠在一起,否则板做出来后怎么焊接?

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发表于 2008-12-2 09:09 | 只看该作者
Violation         Net P1.0   is broken into 2 sub-nets. Routed To 0.00%EDA365论坛网站|PCB论坛|PCB layout论坛|SI仿真技术论坛8 w* A: s, O5 t: G' k. `9 B* q
' S8 E3 _& B& _: l: S  这个意思是P1.0网络 被分割成2个子网络,(表达能力有限) ,就是P1.0网络上有2个节点没有布线,即2个焊盘过孔没有连上; 布线率0.00% 即根本没有布线;- p  _; o+ O( F$ U6 t
  f& I' Q; M1 O* {
下面是 AD7的 未布线检查4 f) f. n1 C6 H2 J! [/ j
3 C0 u" [! b7 U$ ^
Un-Routed Net Constraint: Net SCL
) ^, t5 |4 g1 {( z2 g# y  W. Fis broken into 2 sub-nets. Routed To 50.00%9 i" _& B8 k& t& p
Subnet : R5-1
- l" v' w0 T+ ~2 r& l. K4 DSubnet : IC2-6 IC3-25( M' k5 b8 R1 S; U/ u3 B7 Q
9 P+ e" c7 ~: ?2 t- V" P( `
) H. a! L6 y, L: G( F3 K2 n. i/ \
# T  n5 u$ s: h& e1 Y' B

$ Y8 q- _6 ]; ]: |' ]0 V* f3 M0 x去掉   component clearance    就是去掉元件间距检查;比如要在你的单片机下放元件可以去掉,但是有高度限制,比如你在单片机下放个继电器,继电器很高,你单片机还能焊上去吗?除非你的芯片插座比继电器还高
, D0 T: E% E. h7 d; D3 G. m
( R2 W- M3 }9 D" s0 b2 v  [: h; o[ 本帖最后由 zgq800712 于 2008-12-2 09:12 编辑 ]

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发表于 2009-2-3 19:29 | 只看该作者
你的第一点我同意,但是第二点“在design rules设置中找到component clearance 去 ... ”我不同意:. j2 u# z+ C, p- _# E
如他上传的图,几个器件都是直插式的,当然不允许重叠在一起,否则板做出来后怎么焊接?
7 t7 ~# X7 G9 x; U0 D7 ]" gyihafewu 发表于 2008-12-1 10:35
我同意,上图中都是直插式元件,不是smd元件,不能重叠放。

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发表于 2009-2-11 16:01 | 只看该作者
再補充一下:! h3 `# ^* g! {0 t1 t1 C
問題1:' C4 x+ l0 ^3 t; e- X
Violation         Net P0.4   is broken into 2 sub-nets. Routed To 0.00%EDA365论坛网6 r: e9 C. `6 B. h1 j4 k. D: p2 m* ~6 l& F. i
     Subnet : JP2-10   
7 |" _, [& f; `9 G; v1 i2 G2 o( @0 g/ B; ~( s2 |  b: {5 S- O5 IEDA365论坛网站|PCB论坛|PCB layout论坛|SI仿真技术论坛     Subnet : U1-35   
8 T* w* x# `) k) c/ t含義就是該網絡有兩個PIN腳未連接上
: @5 R% F; K3 z+ f3 n3 X5 ^問題2:
  `& q) Y# X/ h4 C; o: _為什麽貼片元件沒有這種問題呢?反而是直插方式出現安全間距問題呢,主要是因為,BOTTOM面元件的零件孔有深入到TOP面元件U1的元件範疇之內了,而這剛好違背RULES的,所以不是不可以放,只是我們的軟體是人為地設置的,它也就很忠誠地維護的職責罷了,^_^!
天下事有难易乎,为之,则难者亦易矣;不为,则易者亦难矣。

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发表于 2009-2-12 14:53 | 只看该作者
可以重叠放。
! }7 v  Z! G% e% b/ z; g% U. C" @2 |$ h, l
U1是用了IC座,上面的IC可以插下来。& Q, H& H& t# ]/ ]
  |; b+ o4 U! l, M7 a* R! j/ c/ [
估计LZ是因为想省下成本。有创意。
专业服务:(价格面议)
代写作业
拉等长
调丝印
喂猪
欺负同学
打老师

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发表于 2009-2-13 11:23 | 只看该作者
应该是在印制板绘制界面的rules中好像后数第二还是第三个选项卡里,把检查设为多层,不要QUICK就OK了
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