ALLEGRO SI仿真求助！

ciciama2005 · 发表于 2008-11-25 11:18

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在用allegro进行SI 仿真时，已经设置了模型、电源地网络，
在选择网络analyze--si/emi sim----probe时出了问题。在出现的signal analysis对话框中找不到任何网络。
点击list of nets后选择一个网表文件（已做好的logic----create list of nets）后，出现了警告（“WARNINGS:Net VIN not found in Design”）
点击nets browser 同样也什么看不到？
不知道这是为什么。请高人指点一下，谢谢。

未命名.jpeg (826.55 KB, 下载次数: 197)

只看该作者 · 发表于 2008-11-25 11:55

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hpy013 · 发表于 2009-7-27 17:20

哎呀，和我出现一样的问题。还没找到如何解决呢。

hpy013 · 发表于 2009-9-9 20:28

找到解决办法了，PCB文件名字不能有字母数字以外的。

REALLY · 发表于 2009-12-22 19:44

我的也是这个问题,今天改成英文名字后就正常了,呵呵。

dylan.chang · 发表于 2010-8-5 17:45

我也正在研讀模擬的流程
還走到實際模擬的過程
多看多學
感謝啦

lyk07351 · 发表于 2011-6-23 10:10

恩，上次我在做MODEL INTEGRITY的view时提示错误，后来把路径设置到没有中文路径做view的时候就正常了

taizitaizi · 发表于 2011-8-4 15:50

支持

taizitaizi · 发表于 2011-8-4 15:51

cadence不支持中文路径的

suiwinder · 发表于 2011-8-5 19:37

看来中文路径是一个很大的bug啊

wcn312318697 · 发表于 2011-8-19 15:21

中文路径现在没问题了吧，我的都能用，主要还是文件名不能带中文的吧
我说个问题是：想要自己建模型的时候，将TOP建在所在工程的子文件夹中，发现模型库中无任何VIA的模型，即使将model的路径设置成工程的库文件夹也一样，但是直接用probe提取的TOP当中却有VIA的模型。
于是，将自己所建TOP路径设置成工程所在文件夹（而不是其子文件夹中），问题得到解决。

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Allen 该用户已被删除	2^# 发表于 2008-11-25 11:55 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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