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封装引起的短路

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发表于 2016-11-12 17:03 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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https://www.eda365.com/thread-115866-1-1.html中提到allegro会输出一些dummy net,一直以来不清楚其原因。' `+ C: @1 Y3 f4 O* [9 `+ x3 Z
前些天又有类似文件,潜下心来认真琢磨,终于明白原来是封装的一些隐藏管脚会导致这个问题。(网表中也有这些管脚)
4 o) J% f/ f7 `8 b; U希望大家在作封装时尽量将没有用的管脚删除,避免后面人员找不到短路问题原因。7 p: H8 Y3 ?9 C; t8 ^1 R0 n
9 x  }4 q2 _( `: O/ ^* F; ]8 p
封装中有管脚名(网表中也有)
6 c6 K1 x' v" @  J; S但下面在实际文件中没有管脚0 P* r7 k3 u' P/ O) K
) J' k2 u8 Z5 c" U( {) p

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01.jpg

02.jpg (57.98 KB, 下载次数: 0)

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发表于 2016-11-17 21:06 | 只看该作者
这应该是转软件做的~

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发表于 2016-11-23 22:32 | 只看该作者
这就不规范了
6 F0 u0 I& S3 D& E. u6 J& D% R: M6 }只有实物元件有的,pcb封装必定要做

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发表于 2017-6-15 22:02 | 只看该作者
没看懂

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再仔细看看  详情 回复 发表于 2017-6-19 21:59

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 楼主| 发表于 2017-6-19 21:59 | 只看该作者
cjz351421568 发表于 2017-6-15 22:02
- Q0 k6 u+ i% {- O+ F& R2 T" K  }没看懂
# i2 `% B2 u" m% k' u  j
再仔细看看/ G: f, p. j. b5 f+ }1 |7 S7 J
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